Матричный вычислитель экспоненты

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,SU„„1024911

sueG 06 F. 44

ГОСУДАРСТВЕННЦЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3346678/18-24 (22) 16.10.81 (46) 23.06, 83 ° Бюл. М 23 (72) Г.Е. Пухов, А.И. Стасюк и Ф.Е. Лисник (71) Киевский ордена Трудового Красного Знамени институт инженеров граж» данской авиации (53) 681.325 (088.8) (56) 1. Авторское свидетельство СССР

М 798857, кл. 606Р 15/31, 1978.

2. Авторское свидетельство СССР

N 711578, кл. G 06 F 7/544, 1977 (прототип). (54)(57) МАТРИЧНЫЙ ВЫЧИСЛИТЕЛЬ ЭКСПОНЕНТЫ, содержащий четыре, сумматоравычитателя и элементы И, о т л и " ч а ю щ и, и с я тем, что, с целью повышения быстродействия, в него дополнительно введены группа элементов

И, (й-4) сумматоров-вычитателей, где И - число разрядов входного сло- ва и И матриц элементов И, причем выход i-го элемента И,(i=1, 2, ° .>n) первого столбца матрицы и выход К-ro элемента И (K=1,2,...,È+1) (+1) -го столбца (у = 1,: 2,..., И) матрицы соединены соответственно с первыми входами (2+i)-ro и (1 +i+j)-го разрядов первого и () + 1)-го сумматоров-вычитателей соответственно, первый выход каждого разряда )-го сумматора"вычитателя подключен к второму входу соответствующего разряда (+1)"ro сумматора-еычитателя, первый вход К-го элемента И (J+ 1)-го столбца матрицы соединен с первым выходом

К"го разряда J-co сумматора-вычитателя, второй и третий входы каждого (i + 2)-го разряда первого суммато; ра-вычитателя подключены соответственно к выходу i-ro элемента И группы и i-му разряду Входа вычислителя, второй выход (i+ 2)-го разряда J-ro сумматора-вычитателя соединен с треть— им входом соответствующего разряда ()+ 1)-ro сумматора-вычитателя, ïåðвый выход переноса третьего разряда которого подключен к вторым входам элементов И матрицы 1-го столбца, четвертые входы всех К разрядов

3 < К и и + 2 каждого J-го сумматора-вычитателя сформированы в четыре группы, входы первой из которых непосредственно, а входы второй через I инверторы подключены к нулевой шине устройства, входы третьей группы непосредственно, а входы четвертой через инверторы соединены с первым выходом переноса третьего разряда (g-1)-ro сумматора-вычитателя, первые входы элементов И группы обьеди-, нены и подключены к первому выходу переноса третьего разряда первого сумматора-вычитателя, выход переноса второго разряда которого соединен с первым входом первого разряда второго сумматора-вычитателя, вторые входы элементов И группы и первые входы элементов И первого столбца ма" трицы сформированы е две группы, входы первой из которых непосредственно, а входы второй группы через ДрЕ инверторы подключены к нулевой шине устройства, инверсный вход второго разряда первого сумматора-еычитателя подключен к нулевой шине устройства, выходы 5-ro сумматора-вычитателя являются разрядными выходами вычис10249« лителя, первые входы каждого 5-го, разряда (q =3,4,...,2+)) (j +2)-ro

Изобретение относится к вычислительной технике и может быть применено в качестве спецпроцессора в комплексе с цифровой вычислительной машиной для оперативного вычисления экспоненциальной функции.

Известно устройство, содержащее три регистра, регистр адреса, вычитатель, сумматор и блок памяти, выход которого соединен с вторым входом второго и третьего регистров, вход блока памяти соединен с выходом регистра адреса, а выходы второго и третьего регистров подключены со,ответственно к первому и второму входам сумматора, соединенного своим выходом с входом второго и третьеIro регистров и выходом устройства 11.

Недостатками известного устройст ва являются низкое быстродействие из-за последовательной организации вычислений и относительная сложность управления вычислительным процессом, так как в устройстве реализуется считывание информации из блока памяти и запись .информации.

Наиболее близким к изобретению по технической сущности является устройство для вычисления экспоненци. альной функции, содержащее блок сдви. га, накопительные регистры, блок односторонней памяти, четыре сум" матора-вычитателя, блок управления, блок определения знака и элементы И, причем информационные входы блока сдвига соединены с информационными выходами накопительного регистра, выходы блока сдвига соединены с первым и вторым входами четвертого сумматора-вычитателя, третий вход которого соединен с выходом блока определения знака (2)

Недостатками известного устройст. ва являются относительно низкое быстродействие, определяемое тем, что результат вычисления определяет ся за (1 + 1)-ую итерацию, а также относительная сложность. управления вычислительным процессом из-за несумматора-вычитателя подключены к .нулевой шине устройства. обходимости использования блока памяти.

Целью изобретения является повышение быстродействия.

Указанная цель достигается тем, что в матричный вычислитель экспонен" ты, содержащий четыре сумматора-вычитателя и экспоненты И, дополнитель10 но введены группа элементов И,(я -4 ) сумматоров-вычитателей, где и - число разрядов входного слова и и матриц элементов И, причем выход 1 -го элемента И (= 1, 2,..., и ) первого столбца матрицы и выход К-го элемента И (К = 1, 2,..., И+1) (j+ 1)-го столбца (= 1, 2,..., и) матрицы соединены соответственно с первыми входами (2 + 1 )- го и (1 +j + j )- ro разрядов

20 первого и (1+1)-го сумматоров-вычитателей соответственно, первый выход каждого разряда j-ro сумматора-вычитателя подключен к второму входу соответствующего разряда (j+ 1)-го сумматора-вычитателя, первый вход

К-го элемента И (j+1) -ro столбца матри. цы соединен с первым выходом К-го разряда ) -ro сумматора-вычитателя, второй и третий входы каждого (.j+2 )-го

30; разряда первого .сумматора-вычита" теля подключены соответственно к Bbl ходу 1-ro элемента И группы и Ч -му разряду входа вычислителя, второй выход (j + 2 )-го разряда j-ro сумматора-вычитателя соединен с третьим входом соответствующего разряда (j+ 1)-го сумматора-вычитателя, первый выход перенсй:а. третьего разряда которого подключен к вторым входам элементов И матрицы 1-го столбца, 40 четвертые входы scex К разрядов

3 6 К И + 2 каждого j --го сумматора-вычитателя сформированы в четыре группы, входы первой из которых не,посредственно, а входы второй через

45 (инверторы подключены к нулевой шине

:устройства, входы третьей группы непосредственно, а входы четвертой через инверторы соединены с первым

1024911 одноразрядного сумматора 7 ° Выходы первого и второго одноразрядных сумматоров на три входа & одноразрядного сумматора 7 являются соответственно первым и. вторым выходами одноразрядного сумматора 7, первым выходом переноса которого является выход переноса второго одноразрядного сумматора на три входа 8.

Матричный вычислитель экспоненты работает следующим образом. функция 3 =e+, О 4 х 1 предствв.ряется в виде

g 1 1+ -. + è Х . Хм (4/ где Х. = 3,5;

Х = lп (1+2"" ) =0, 405465;

Х = ln(1+2 " )=0,223143;

Х4= ln(1+2 )=0,117783;

Х = ln(1+2 4)=0 06024;

Хи= 1п(1+2 (" 11 i=2,3, ° ...и, или соответственно .- И« " " ). (ij) Для вычисления -у по вырвжению (2)

g0,.определяют ненулевые Значения Х (1= 1, 2,..., и )как

Х-Е„=Х1, Eq Х i

Х „- 8g=- х,.

1 I х,- = х„

Х„,,-Е. =Ъ;; j= 4, g, И, (q) х;

Е."- Х1 7уo t,.

" "Р к ;„<о, где (4) н

Х =Х,-Х;

Хъ )(2.-Хъi

11

Х. = «1(1+1 1 +1

На основании выражений (3 ) - (5 ) . .значение Ъ определяется по выражению

Ч =3„ .Г < „

Ъ 2.. .Е = и = и- + и и-1, где . с Е О,1, 55..и в соотствии с выражениями (3) и (Ц вычисляется на основании зависимости (f Х „-y/O;

10 х ;<о; выходом переноса третьего разряда ()-1)-го сумматора-вычитателя, первые входы элементов И группы объединены и подключены к первому выходу переноса третьего разряда первого сумматора-вычитателя, выход переноса второго разряда которого соединен с первым входом первого разряда второго сумматора-вычитателя, вторые входы элементов И группы и первые входы элементов И первого столбца матрицы сформированы в две группы, вх< :ды первой из которых непосредственно, а входы второй группы через инверторы подключены к нулевой шине устройства, инверсный, вход второго разряда первого сумматора-вычитателя подключены к нулевой шине устройства, выхо. ды И -го сумматора-вычитателя являются разрядными выходами вычислителя, первые входы каждого S -,ro разряда (c= 3, 4,..., 2 + j) (j+ 2)-го сумматора-вычитателя подключены к нулевой шине устройства.

На фиг. 1 представлена схема матричного вычислителя экспоненты для случа-я, когда И= 4; на фиг. 2схема К- ro разряда 3 «К И +2/) - го сумматора-вычитателя = 1, 2,. ° °,И*

Матричный вычислитель экспоненты (фиг. 1) содержит И сумматоров-вычи- тателей 1, группу 2 элементов И, матрицу элементов И 3, входную шину

4" (q = 1, 2,..., И ) и выходную шину

5 (Г = 1, 2,..., 2и+2). Первый сум" матор-вычитатель 1 выполнен в виде последовательно соединенных полусумматора 6 и и одноразрядных сумматоров 7. Каждый (j +1)-ый сумматорвычитатель 1 (= 1, 2,, И) выпол- 40 нен в виде последовательно соединенных двух полусумматоров 6, И одноразрядных сумматоров 7 и А одноразряд-. ных сумматоров на три входа 8. Груп-. п+ 2 элементов И выполнена из и двухвходовых элементов И 3. Матрица элементов И 3 выполнена в виде и столбцов по (И + 1) и И + 2) элемента

И 3 в первом и (j +1)-ом столбцах соответственно, причем каждый (j +2)-

ый столбец сдвинут на один разряд вниз относительно (.1 +l )-ro. Каждый одноразрядный сумматор 7 (фиг. 2)

f-го сумматора-вычитателя выполнен, например, в виде двух одноразрядных

Сумматоров на три входа 8, первый и второй входы первого и второго являются соответственно первым, вторым, третьим и четвертым входами

1024911 а )„=K ),64872(про Х„ ои

f з„=< х, o.

Пример, Х=06875

1 о, Ь874 1 98873

1 „854811.

X4 - Х = 0,069717 — 0 060624- 30

0,009093 =. Х g > 0; Е = Х, I

4 "1- о

4- 5

1,85481 + 2 1,85481 =

1 97873.

i = 5-, Поскольку при организации вычислений в соответствии с выражениями (3) — (7) необходимо испольэоA е 40 вать постоянные значения Х . или Х;

1 У которые при каждой 1 "ой .реализации выражения (3 ) соответственно либо ! вычитаются иэ Х„. „, либо складываf ются с Х „ „, то для их формирова" 4 ния запишем в двоичной системе счис45 ления при И = 4 Х . в дополнительном

i! . 1 коде и Х „в прямом коде

Х -О ЙО, X = ООИ Х -О00, Х -=40 Î; Р"= 1 0 ; Х "= (1 11; 5О

Х - 00 10 X - 00 11 Х4 - 0010. (8)

На основании выражений (8) и (7) формируемое значение Х„,из которои3

ro образуется Х„либо Х„, в зависи- 55 мости от значения о „-(7) может быть записано

У =Ы.„О О; Х =4Р4.4. Х4.= Ф 4 ф» — . Ф

fg) Х-Xn=0,687) - 0,5 = 0,1875= r

Х 7 0; Е1- Х, 1О 1 648721.

i = 2; Х„- Х = 0,1875 — 0,405465=

= 0,217965 = Xg 0, Е = Х = 0; Yg = „=1,648721, = 3; Х вЂ” Х = 0,405465 — 0,223143=

= 0,182322 = Х

Х + Х5 = - 0,217965 + 0,182322=

= — 0,035643 = Х с 0; Е >=- X>, с ; — 0; Yg = Y2 = 1,648721.

i = 4; х3 — х = 0,223143 - 0,117783=

=,0,1Ц5360 = Х4 Е4 = Х4, X g + X4 = 0,035643 + 0,105360=

= 0,069717 = Х4 > О.

ol- =1; Y4 = Yy+ 2 Yegg g=

= 1,648721 + 2,1,648721 =

Таким образом, двоичные разряды

Х„., из котораго образуется Х либо

Х", условно делятся на четыре пруппй: к первой группе относятся разряды, принимающие нулевое значение зк в X„ и Х;, к второй группе относятся разряды, принимающие единич3K <1 ное значение в Х„ и Х, а к треть1 ей и четвертой групПе относятся разряды, принимающие соответственно значения о(. и о7 по выражению (7).

Работа предлагаемого устройства происходит следующим образом.

На входную шину 4", т. е. íà и разрядов ее 4, 4,..., 4и, подаются соответственно значения разрядов

Х1, Х,..., Х значения Х. При этом и следует отметить, что автоматически на .вход полусумматора 6 первого сумматора-вычитателя 1 подается единица и на вторые входы элементов

И 3 группы 2 подается значение

0,648721 (т.е. фактически подается

У, = 1,648721 или в двоичной системе счисления 1,1010..Входы элементов И .И 3 группы 2, на которые подаются единичные сигналы упомянутого кода относятся к второй группе входов, они выполнены в виде инверсных и подключены к нулевой шине устройства, подключенной к входам элементов

И 3 группы 2, на которые подаются нулевые сигналы двоичного кода).

На первые входы элементов И 3 первой группы матрицы подается значение

2-" У4 2"- 1,648721 или0,11010 и на четвертые входы одноразрядных сумматоров 7 первого сумматора-вычитателя 1 подается значение

Х = 0,5 или Х = О, 1000 ° В устройстве происходит переходный процесс, после окончания которого в первом суммато" ре-вычитателе 1 реализуется выражение (3), т.е. на вторых выходах его образуется значение Х-Х„=Х„, а на первом выходе переноса однораэ" рядного сумматора 7 третьего разряда его по выражению (7) образуется значениЕ ой!

Значение Ы поступает на первые входы элементов: И 3 группы 2 и тем самым разрешает поступление значения У1 на вторые входы одноразрядных сум1аторов 7 первого сумматоравычитэтеля 1, кроме того о .! поступает на четвертые входы второго сумматора- вычитателя 1, благодаря чему в нем по выражению (9 ) формируется

1024911 значение Хф. Во втором сумматоре-выл читателе 1 реализуются выражения (3) и (4), т.е. X -E = X, а на первом выходе переноса третьего разряда его по выражению (7) образуется значение, поступающее на вторые входы элементов И 3 первого столбца матрицы, благодаря чему значение о(2 " У1 поступает на первые входы одноразрядных сумматоров 7 первого сумматора-вычитатеяя 1, а на первых выходах его по выражению 6 образуется значение У У + 2 У . Кроме того, о поступает на, четвертые входы одноразрядного сумматора-вычитателя l, в котором формируется по выражению (9) Хэ, реализуется выражение (3) и (4), на вторых выходах. его образуется значение Х =

= Х2 - Е, а на первом выходе пере- носа третьего разряда его по выражению (7) образуетсяЫ . Значением поступает на вторые входы элементов

И 3 второго столбца матрицы, благодаря чему значение 2 о1 У поступает на первые входы одноразрядных сумматоров 7 второго сумматора-вы- . читателя 1, в котором реализуется выражение (6), и на первых выходах его образуется значение У У +

+2 а У.

Аналогичным образом на четвертые входы одноразрядных сумматоров 7 каждого;s -го сумматора-вычитателя

1 поступает значение с(1 1, в котором по выражению (9) формируется Х реализуются выражения (3 ) и (4), на вторых выходах образуется значение, Х ° = Х „ „ - Е, а на первом выходе

I переноса третьего разряда его по выражению (7.) образуетсяо(, Это значение с(» поступает на вторые входы элементов И 3(j - 1)-ro столб"

5. ца матрицы, разрешая тем самым поступление значения 2(" " cL У на

1-Л первые входы одноразрядных сумматоров 7 (-1)-го сумматора-вычитателя на первых выходах которых по выражению (6) образуется значение

У (= У1,1 + 2 («Ъ(„У„» . И,наконец, по аналогии с описанным, на первых выходах одноразрядных сумматоров 7 последнего сумматора-вычитателя 1 и, соответственно, на выходной шине 5 образуется по выражению 6 искомое значение ав У + 2 И 1) ), °

Технико-экономическая эффективность заключается в том, что в устройстве результат вычислений получается эа время переходного процесса в схеме, которое практически равно времени задержки сигнала между в входом и выходом устройства, Кроме того, в предлагаемом устройстве не. используется управленческая информация и блок памяти, а вычислительный процесс начинается с момента подачи на входную шину исходной информации М. Эти факты способствуют применению устройства для реализации вычислительного процесса

35 в натуральном масштабе времени, на° пример, управления технологичесними процессами или динамическими объектами в режиме их нормального функционирования.>

1024911

ВНИИПИ Закаэ 4396/45 Тираж 706 Подписное

««««« ««» ° «««««««

Филиал ППП "Патент", r. Ужгород, ул. Проектная, .4