Регистр

 

РЕГИСТР, содержащий.ячейки памяти, каждая из которых состоит из RS-триггера-и элемента И, первый вход которого соединен с первым выходом и с первым S-входом RS- триггера, вторые и третьи S Входы КЗ-триггеров ячеек памяти являются входами регистра, С-входы RS-триггеров нечетных ячеек памяти соединены с первой тактовой шиной, С-входы RS-триггеров четных ячеек памяти соединены со второй тактовой шиной, выход каждого элемента И ячеек пг1мяти, кроме выхода элемента И первой ячейки памяти,. является выходом регистра, шину сброса , соединенную со вторым входом элемента И первой .ячейки памяти, и шину управления, отличающийся тем, что, с целью повышения быстродействия регистра, в нем в каждую ячейку памяти введен элемент И-НЕ, а в первую ячейку памяти введены элемент НЕ, элемент ИЛИ и дополнительный элемент И, причем выходы элементов И первой ячейки памяти соединены со входами элемента 1ШН данной ячейки памяти, выход элемента И первой ячейки памяти является первым выходом регистра, третий вход элемента И и вход элемента НЕ первой ячейки пгьмяти соединены с ной .управления, выход .элемента НЕ соединен с первым входом дополнительного элемента И первой .ячейки памяти, второй и третий входы дополнительного элемента И первой i ячейки соединены соответственно со вторым выходом RS-трмггера и с выхо Л элемента И-НЕ, входы элемента Й-НЁ каждой ячейки памяти соединены С соответственно с выходами RS-триггеров данной ячейки памяти, выход элемента И-НЕ каждой ячейки памяти соер динен со вторым входом элемента И, с четвертым и с пятым З- входаМи, с первьм R-входом RS-триггера последушцей ячейки памяти, с шестьМ го S-входом и со вторым К-входс 1 RS-триг 1 со ера данной ячейки памяти. 00 со

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕКНЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3288819/18 24 .(22) 29.04.81 (46) 23.06.83. Бюл. Р 23 (72) A ° Â. Водеников (53) 681.327 ° 66(088.8) (56) 1. Авторское свидетельство СССР

9 562917, кл, Н 03 K 13/17, 1975.

2. Авторское свидетельство СССР

Ф 444319, кл., Н 03 K 13/17, 1974.

З..Авторское свидетельство СССР

У 443483, кл. Н 03 К 13/258, 1974 (прототип). (54)(57).РЕГИСТР, содержащий, ячейки памяти, каждая иэ которых состоит иэ RS-триггера"и элемента И, первый вход которого соединен с первым выходом и с первым Я-входом НБ- триггера,, вторые и третьи S -входи RS-триггеров ячеек памяти являются входами региотра, С-входы RS.-триггеров нечетных ячеек памяти соединены с первой тактовой шиной, С-входы RS-триггеров иетных ячеек памяти соединены со второй тактовой шиной, выход каждого элемента И ячеек памяти, кроме выхода элемента И первой ячейки памяти,. является выходом регистра, шину сброса, соединенную со вторым входом элемента И первой .ячейки памяти, и шину управления, о т л и ч.а ю щ и й- с я тем, что, с целью повышения быстI

„.SU„„0249 A родействия регистра; в нем в каждую ячейку памяти введен элемент И-НЕ, а в первую ячейку памяти введены элемент НЕ, элемент ИЛИ и дополнительный элемент И, причем выходы элементов И первой ячейки памяти соединены со входами элемента ИЛИ данной ячейки памяти, выход элемента И первой ячейки памяти является первым выходом регистра, третий вход элемента И и вход элемента ИЕ первой ячейки памяти соединены с финой управления, выход

:.элемента ИЕ соединен с первым входом дополнительиого элемента И первой ячейки памяти, второй и третий входы дополнительного элемента И первой ячейки соединены соответственно со вторым выходом RS-триггера н с выходом элемента И НЕ, входы элемента

И-НЕ каждой ячейки ламяти соедийены соответственно с выходами RS-триггеров данкой ячейки памяти, выход элемента И-НЕ каждой ячейки памяти сое- Я динен со вторым входом элемента И, с четвертым и с пятым S-входами, с первым R-входом RS-триггера пос- 1 } ледующей ячейки памяти, с шестыМ

3-входом н со вторым R-входом RS-триг ера данной ячейки памяти. . Ффшв

1024989

Изобретение относится к вычислительной технике и автоматике и предназначено для использования в аналого цифровых преобразователях поразрядного уравновешивания.

Известно устройство управления 5 преобразователем аналог-код с поразрядным уравновешиванием, каждый разряд которого содержит управляющий элемент И-НЕ и два триггера, состоящие из одного элемента И-ИЛИ-НЕ с входами 10 триггерной связи и установки, элемен та И-НЕ для первого триггера,и элемента HE для второго триггера, причем

Недостатками известного регистра являются низкие быстродействие и надежность, а также ограниченность применения, так как он предназначен только для работы в Aliii, у которых время срабатывания цифро-аналогового преобразователя и компаратора значительно меньше времени рассасывания неосновных носителей транзисторов развертывающего регистра.

Кроме того, известный регистр предназначен для работы только в однополярных АЦП.

Целью изобретения является повыше. ние быстродействия регистра.

Поставленная цель достигается тем, что в регистр, содержащий ячейки памяти, каждая из которых состоит выход управляющего элемента И-НЕ в каждом разряде регистра соединен со входом триггерной связи элемента элемента И-HJIH-НЕ первого триггера и с первым входом -установки элемента

И-ИЛИ-НЕ второго триггера, первый вход - с выходом элемента HE второго триггера предыдущего разряда, второй вход — с первым входом установки эле. мента И-ИЛИ-НЕ первого триггера предыдущего разряда и с выходом элемента И-ИЛИ-НЕ второго триггера данного разряда, второй вход установки эле.. 25 мента И-ИЛИ-НЕ которого соединен с выходом элемента И-ИЛИ-НЕ первого триггера, второй вход установки элемента И-ИЛИ-НЕ которого соединен с выходом схемы стробирования тактовым 30 сигналом сигнала с элемента сравнения (1J .

Недостатком данного устройства является то, что для уменьшения времени приема сигнала со схемы сравнения и, соответственно, неодновременности при переключении соседних разрядов необходимо по тактовой шине подавать на устройство короткие сигналы длительностью 3t - 4t, где t — 40 время задержки одного логического элемента. При более коротких сигналах появляется сбой в работе устройства, а при более длинных - увеличивается неодновременность в переключении соседних разрядов, что в.свою очередь вызывает появление выбросов в переходном процессе преобразователя .и увеличивает время установления переходного процесса в нем, кроме того, при использовании широкого сигнала снижается надежность работы регистра из-за возможного воздействия на его входы импульсных помех и шумов с выхода компаратора в течение этого времени.

Кроме того, данный регистр предназначен для работы только в однополярных АЦП.

Известно уравновешивающее устройство для аналого-цифрового преобразователя, содержащее в каждом разряде три RS-триггера и трехвходовую схему И-НЕ, причем в каждом разряде нулевой выход первого триггера соединен с входом установки в нуль второго триггера, вход установки в единицу — с единичным выходом второго триггера, выход схемы И-НЕ соединен со вторыми входами установки в едини-. цу всех трех триггеров, первый вход . с единичным выходом третьего триггера предыдущего разряда, второй вход — с нулевым выходом третьего триггера последующего разряда, третий вход с тактовой шиной в нечетных разрядах и через инвертор — с тактовой шиной в четных ра зрядах, первый вход установки в нуль основного триггера всех разрядов соединен с выходом схемы сравнения, а второй вход установки в единицу второго триггера, второй вход установки в нуль первого и третьего триггеров всех разрядов соединены с шиной установки в исходном состоянии $2J;

Недостатком данного устройства является то, чу для ее построения необходимо 7 логических элементов на один разряд, кроме того схема предназначена для работы только в однополярных аналого-цифровых преобразователях (АЦП).

Наиболее близким к изобретению по технической сущности является регистр который содержит в каждом разряде выполненный на двух элементах И-ИЛИ-.

НЕ RS-триггер с асинхронными инверсами и синхронизируемыми прямыми вхоцами, элемент И и элемент ИЛИ, причем в каждом разряде прямые S-вход и R-вход RS-триггера соединены соответственно с первой и второй входными шинами регистра, прямой С-входс -тактовой шиной, прямой выход — с первым входом элемента И, инверсные

S-вход и R-вход — с вторым входом элемента И; выход которого соединен с выходной шиной данного разряда, а также в каждом разряде прямой и инверсный выходы RS-триггера соединены со входами элемента ИЛИ, выход которого соединен с вторым С-входом

RS-триггера этого же разряда и с инверсными S u R --входами RS-триггера последующего разряда. $3) .

1024989 из RS-триггера и элемента И, первый вход которого соединен с первым выходом и с первым S-входом RS-триггера, вторые и третьи S-входы RS-триг-, геров ячеек памяти являются входами регистра, C-входы RS-триггеров не- 5 четных ячеек памяти соединены с первой тактовой шиной, С-входы RS-.òðèã еров четных ячеек памяти соединены со второй тактовой шиной, выход каж;, дого элемента И ячеек памяти, кроме 10 выхода элемента И первой ячейки памяти, является выходом регистра, шину сброса, соединенную со вторым входом элемента И первой ячейки памяти, и шину управления, в нем в каждую ячейку 5 памяти введен элемент И-НЕ, а в пер-, вую ячейку памяти дополнительно введены элементы НЕ, элемент ИЛИ и дополнительный элемент И, причем выходы основного и дополнительного элементов И первой ячейки памяти соединены со входами ее элемента-ИЛИ, выход элемента И первой ячейки является первым выходом регистра, третий вход основного элемента И и вход элемента НЕ первой ячейки памяти соединены с-шиной2 управления, выход элемента НЕ соединен с первым входом дополнительного элемента И первой ячейки памяти, второй и третий входы дополнительного элемента И первой ячейки памяти сое- ЗО динены соответственно со вторым выходом RS-триггера и с выходом элемента И-НЕ, входы элемента И-НЕ каждой ячейки памяти соединены соответственно с выходами RS-триггеров данной ячей- 35 ки памяти, выход элемента И-НЕ каждой ячейки памяти соединен со вторым входом элемента И, c ÷åòâåðòûì и с пятым S-входами, с первым R-входом

RS-триггера последующей ячейки памяти,)p с шестым S-входом и со вторым R-входом RS-триггера данной. ячейки памяти .

На фиг. 1 — изображена функциональная схема предложенного регистра; на фиг. 2 - временная диаграмма, поясняющая работу регистра.

Регистр (фиг. 1) содержит ячейки

1 памяти, тактовые шины 2-3, шину 4 сброса и шину 5 управления.

Каждая ячейка 1 памяти состоит из элемента И.б, элемента И-HE.7, RSтриггера 8. Первая ячейка 1 памяти дополнительно содержит элемент И 10 и элемент ИЛИ 11, шину 12 индикации окончания преобразования.

Предложенный регистр функционирует55 следующим образом. Он имеет два режима работы: однополярный и биполярный в соответствии с использованием в од+ нополярных и биополярных АЦП.

- В однополярном преобразователе 6О регистр работает следующим образом. Йа шину 5 управления подается "единичныи--потенциал, который поступает на вход элемента HE 9 и на вход червого элемента И б первого разряда.

"Нулевой" потенциал с выхода элемента

НЕ 9 поступает на вход элемента И 10, с выхода которого "нулевой" потенциал поступает на один из входов элемента ИЛИ 11 °

Перед /началом работы на шину 4 по-. дается потенциал "нулевого" уровня, который поступает на четвертый S6;:од и второй Н-вход НЯ-триггера 8 первой ячейки 1 памяти и на первый, вход первого элемента И б этой ячейки памяти, с выхода которого "нулевой" потенциал поступает через элемент ИЛИ 11 на первый выход регистра и далее на,вход цифро-аналогового преобразователя (не показан).

"Нулевой" потенциал, поступающий на четвертый S-вход и второй R-вход

RS-триггера 8 первой ячейки 1 памяти,, устанавливают на его прямом и инверс» ном выходах "единичные" потенциалы, которые поступают на входы элемента

И-НЕ 7 данной ячейки памяти, устанавливая на его выходе "нулевой" потенциал, поступающий на шестой S-вход и первый R-вход RS-триггера 8 первой ячейки 1 памяти.

"Нулевой" потенциал с выхода элемента И-НЕ 7 первой ячейки. памяти по; дается также на четвертый S-вход и на второй R-вход RS-триггера 8 второй ячейки 1 памяти и на второй вход элемента И б второй .ячейки 1 памяти, с выхода элемента И б "нулевой" потенциал поступает на второй выход регистра.

Так же, как и в первой ячейке 1 памяти, на выходе элемента И-HE 7 второй ячейки памяти появляется "нулевой" потенциал, который поступает на шестой S-вход и на первый R-вход RSтриггера 8 второй ячейки 1 памяти и на входы третьей ячейки 1 памяти, устанавливая на выходе ее элемента

И-HE 7 "нулевой" потенцнал.

С выхода элемента И-НЕ 7 третьей ячейки 1.памяти "нулевой" потенциал поступает на входы четвертой ячейки

1 памяти и т.д. "Нулевой" потенциал с выхода элемента И-НЕ 7 последней ячейки 1 памяти поступает на шину индикации обнуления регистра и окончания преобразования и сигнализирует об обнулении регистра.

Таким образом, после поступления

"нулевого" уровня на шину 4 в каждой ячейке 1 памяти трехстабильный триггер, добранный на элементе й-НЕ 7 и RS-триггере 8, установится в первое устойчивое положение, при котором на выходах RS-триггера 8 — "единичные" потенциалы, а на выходе элемента И-НЕ 7 - "нулевой" потенциал.

При этом на выходах регистра устанавливаются "нулевые" потенциалы.

Преобразование начинается с момента подачи на шину 4 "единичного" потенциала, который поступает на

1024989

"Нулевой" потенциал с инверсного выхода RS-триггера 8 первой ячейки 1 памяти поступает также на третнй

S-вход, поэтому в дальнейшем любые изменения сигналов от компаратора на Входах регистра не смогут изменять состояние RS-триггера 8 первой ячейки 1 памяти. Так как на прямом выходе RS-триггера 8 первой ячейки 1 памяти и на входах и выходах его элементов И б и ИЛИ 11 потенциалы не меняются, то на Вых. 1 также сохранится "единичный" потенциал, поступающий на вход цифро-аналогового преобразователя.

Если же на Вх. 1 "нулевой" потен циал, а на Вх 2 "единичный" потенци-. ал, то после, прихода тактового импульса на С-вход RS-триггера 8 первой ячейки 1 памяти на его инверсном вы- 65

50 четвертый S-вход и первый R-вход и на пятый S-вход RS-триггера 8 первой ячейки 1 памяти и на второй вход первого элемента И б первой ячейки памяти, на выходе которого появляется "единичный" потенциал, который 5 через элемент ИЛИ 11 поступает на пер вый выход регистра.

Затем через время, равное периоду тактовых сигналов, на тактовую шину 2 подается сигнал "единичного" 10 уровня, который поступает на С-входы

RS-триггера 8 нечетных ячеек 1 памя-, hи.

При этом, если измеряемая величина больше, чем уравновешивающая с выхода15 цифра-аналогового преобразователя, то на первом входе регистра, подключенного к прямому выходу компаратора (не показан), и на второй вход регистра, подключенного к инверсному выходу компаратора, соответственно действуют

"единичный" и "нулевой"потенциал,и если меньше, то "нулевой" .и "единичный" потенциал.

Если на первом входе регистра Вх.1

"единичный" потенциал, а на Вх. 2 "нулевой" потенциал, то после прихода тактового импульса на С-вход RS-xpvr repa 8 первой ячейки 1 памяти íà его прямом выходе сохраняется "единичный" потенциал, а на инверсном выходе появ-ЗО ляется "нулевой" потенциал, поступающий на вход элемента И-HE 7 первой ячейки 1 памяти, на .выходе которого появляется "единичный" потенциал, поступающий на шестой S-вход и на первый35

R-вход RS -триггера 8 первой ячейки 1 памяти, на четвертый S-вход и на первый R-вход и на пятый S-вход RSтриггера 8,второй ячейки 1 памяти, а также на второй вход элемента И б 40 второй ячейки 1 памяти, на выходе 2 которого появляется "единичный" потенциал, поступающий на Вых. 2 и да- лее на вход цифро-аналогового преобразователя. 45 ходе сохраняется "единичный" потенциал, а на прямом выходе появляется

"нулевой " потенциал, поступающий на вход элемента И-НЕ 7 первой ячейки 1 памяти, на выходе которого так же, как и в предыдущем случае, появляется "единичный" потенциал, поступающий на Шестой S-вход и на первый

R-вход RS-триггера 8 первой ячейки 1 памяти и на четвертый S-вход и на второй R-вход и С-вход RS-триггера 8 .второй ячейки 1 памяти, на выходе которого появляется "единичный" потенциал, поступающий на. Пых. 2 и далее на вход цифро-аналогового преобразователя.."Нулевой" потенциал д прямого выхода RS-триггера 8 первой ячейки 1 памяти поступает также на- его первый S-вход, поэтоМу в даль-. нейшем любые -изменения сигналов от компаратора на входах регистра не смогут вызвать изменения состояния

RS-триггера 8 первой ячейки 1 памяти.

Этот же "нулевой" потенциал с прямого выхода RS-триггера 8 первой ячейки 1 памяти поступает на вход элемента И б первой ячейки 1 памяти, на выходе которого появляется "нулевой" потенциал, поступающий через элемент ИЛИ

11 на Вых. 1 и далее на вход цифроаиалогового преобразователя.

Этот же тактовый сигнал, действующий на С-входах RS-триггеров нечетных ячеек 1 памяти, кроме первой, не вызовет изменения их состояния, так как на их пятых S-входах действует

"нулевой" потенциал с выходов элемен-. тов И-НЕ 7 предыдущих четных ячеек памяти.

В следующем такте тактовый сигнал подается на тактовую шину 3 и поступает на С-входы RS-триггеров четных ячеек памяти. Так как только на пятом

В-входе RS-триггера 8 второй ячейки 1 памяти присутствует "единичны": потен циал, то свое состояние изменит толь-. ко он.

При этом на прямом выходе RS-триг-. гера 8 второй ячейки 1 памяти остается "единичный" потенциал, а на инверсном вьисоде появляется "нулевой" потенциал, если с выходов компаратора на Вх. 1 поступает "единичный" сигнал, а на Вх. 2 - "нулевой", и останется "единичный". потенциал на инверсном выходе и появится "нулевой" потенциал на прямом выходе, если,с выходов компаратора на Вх. 1 поступает

"нулевой"сигнал, а на Вх. 2 — "единичный". При этом в первом случае на

Вых. 2 останется "единичный" потенциал, а во втором — появится "нулевой".

В обоих случаях на выходе элемента

И-HE 7 второй ячейки 1 памяти появля-. ется "единичный" потенциал, поступающий на входы третьей ячейки 1 памяти.

1024989

Дальнейшая работа регистра по определенню значения третьей и последующих ячеек 1 памяти происходит аналогично, как для первой и второй ячеек 1 памяти.

В биполярном преобразовании ре- 5 гистр работает следующим образом.

На шину 5 подается "нулевой" потен. циал, который поступает на вход. элемента HE 9 и на второй вход элемента И б первой ячейки 1 памяти, 1О с выхода которого "нулевой" потенциал поступает на второй вход элемента

ИЛИ 11, а "единичный потенциал с выхода элемента НЕ 9 поступает на вход элемента И 10 ° Так же,как,и при работе в однополярном преобразователе, перед началом работы. производится обнуление регистра подачей на шину 4 "нулевого" потенциала, при этом трехстабильный триггер первой ячейки 20 памяти, собранный на RS-триггере 8 и элементе И-НЕ 7, установится в первое устойчивое состояние, при котором на выходе RS-триггера 8 первой ячейки 1 памяти "единичные" потенциалы, а на выходе ее элемента И-НЕ 7 "нулевой" потенциал. "Нулевой " потенциал е выхода элемента И-НЕ 7 этой ячейки поступает на вход элемента И 10 и да-.лее с его выхода на вход элемента

ИЛИ 11..Так как на другом входе эле-. ЗО мента ИЛИ 11 "нулевой" потенциал, то на его выходе также "нулевой" потенциал, который поступает на

Вых.1 н далее .на вход цифро-аналогового преобразователя, 35

Так же, как и при работе в однополярном преобразователе, "нулевой" потенциал с выхода элемента И-НЕ 7

:первой ячейки 1:памяти проводит обнуление триггера второй ячейки 1 па- Щ мяти, "нулевой" потенциал с выхода элемента И-НЕ 7 второй ячейки памяти проводит обнуление триггера третьей ячейки памяти и т. д. Нулевой потенциал с выхода эле- 4 мента И-НЕ 7 о ледней ячейки 1 памяти поступает на шину 12 индикации окончания преобразования, сигнализируя об обнулении регистра.

Преобразование начинается с момен- 5О та подачи на шину 8 "единичного" ,потенциала, который поступает на второй R-вход, четвертый S-вход

RS-триггера 8 первой ячейки 1 памяти.

При этом состояние триггера 8 первой ячейки 1 памяти не меняется и.: на Вых. 1 сохраняется "нулевой" потенциал.

Затем через время, равное периоду тактовых сигналов на тактовую шину 2 подается тактовый сигнал "единичного" уровня, поступающий на С-входы

RS-триггера 8 нечетных ячеек 1 памяти.

При этом, если измеряется величина больше, чем уравновешивающая с выхода цифро-аналогового преобразователя, тоЯ на Вх. 1, подключенного к прямому выходу компаратора, и на Вх. 2, подключенного к инверсному выходу компаратора, соответственно действуют "единичный" и "нулевой" потенциал, а если меньше, то "нулевой" и "единичный" потенциал.

Так же, как и при работе в однопо.— лярном преобразователе, если на Вх. 1

"единичный" потенциал, а на Вх. 2

"нулевой" потенциал, то после прихода тактового импульса на С-вход RS-триггера 8 первой ячейки 1 памяти, на

"его прямом выходе сохраняется "единичный" потенциал, на инверсном выходе появляется "нулевой" потенциал, а на выходе элемента И-НЕ 7 первой ячейки 1 памяти появляется "единичый " потенциал. "Нулевой" потениал с инверсного выхода RS-тригге° ра 8 первой ячейки 1 памяти поступает на вход элемента И 10, на выходе которого сохраняется "нулеврй" потенциал. "Нулевой" потенциал сохраняется на входах и выходе элемента ИЛИ

11 и соответственно на Вых. 1.

Если же на Вх. 1 "нулевой" потенциал, а на Вх. 2 "единичный" потенциал, то после прихода тактового импульса на С-вход RS-триггера 8 первой ячейки 1 памяти, на его инверсном выходе сохраняется "единичный" .потенциал, на прямом выходе появляется нулевой потенциал, а на выходе его элемента И-НЕ 7 по:является единичный" потенциал, поступающий на вход элемента H 10, на выходе которого появляется "единичный" потенциал, поступающий на вход элемента ИЛИ 11. и с его выхода на

Вых. 1;и далее на вход цифро-аналогового преобразователя . ".Единичный" потенциал с выхода элемента И НЕ 7 поступает на входы второй ячейки 1 памяти, при этом на Вых. 2 появляется ,"единичный" .потенциал.

l, Дальнейшее определение и установка значений второго и последующих разрядов проводится как и при работе в однополяриом преобразователе.

Предложенный регистр по сравнению с известным обладает более высоким быстродействием,,надежностью за счет выполнения PS-триггера каждого разряда с двумя S,,R и С-входами и вве дения в каждый разряд регистра элемента И-НЕ с соответствующими связями, так как при этом время приема сигнала от компаратора равно времени задержки одного логического элемента

И-ИЛИ-HERS-триггера регистра, потому что через это время относительно тактового сигнала нулевой потенциал с прямого или инверсного выхода RSтриггера поступает на его прямые

S-вход и:R-вход соответственно н запрещает прием сигнала от компара1024989

2. 3 тора, а неодновременность в переключении соседних разрядов регистра равна времени задержки на одном логическом элементе И-НЕ регистра.

В предложенном .регистре по сравнению с известным после подачи на шину управления "нулевого" потенциала на выходе .элемента И-НЕ последней ячей- ки памяти появляется "нулевой" потенциал, поступающий на шину индикации окончания преобразования, сигнализирующий о готовности к следующему преобразованию.

Кроме того,, предложенный регистр

5 при введении в него. элемента НЕ, элемЕнта ИЛИ и второго элемента И с соответствующими связями работает как в однополярных, так и в биполярных преобразователях.

1024989

Що

)ЯЩЮ дт

)ОЩМ

По нии

Рс3

Составитель A. Воронин

Корректор В - Гирняк

Редактор Н. Пушненкова Техоед В алекорей

Заказ 4406/49 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4