Устройство управления оперативной памятью

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) З(511 06 F 9/00

ПО ДЕЛАМ ИЗОБРЕТЕНИИ И ОТКРЫТИЙ, ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР (21} 3278032/18-24 (22) 24.04.81 (46) 30 ° 10.83. Бюл. и 40 (72) Л.А.Александрова, И.Б.Долгова, A.Ï,Êîðîëeâ и С.Н.федоров (53) 681.325(088,8) (569.Патент США И 3839630, кл, 235-156, опублик. 1974..

2. Авторское свидетельство СССР

И 752338, . г 06 Г9/00, 1980 (прототип . (54)(57} УСТРОЙСТВО УПРАВЛЕНИЯ ОПЕРАТИВНОЙ ПАМЯТЬЮ, содержащее формирователь сигналов регенерации,тригI rep конца цикла, элемент И-НЕ, регистр режима, первый и второй выхо"., ды которого соединены с первым я вторым входами первого элемента И-НЕ, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия, в 1, него введены четыре элемента НЕ, три элемента 2И-ИЛИ-HE., триггер регенерации, триггер работы- памяти, элемент ИЛИ-НЕ, элемент И-НЕ, триггер задержки и два триггера, выход формирователя сигналов регенерации соединен с первым входом первого элемента 2И-ИЛИ-НЕ, второй в)сод которого соединен с выходом первого элемента

НЕ и первым входом второго элемента

2И-ИЛИ-НЕ, вход первого элемента НЕ соединен с выходом триггера регенерации, управляющий вход которого соединен с выходом первого элемента

2И-ИЛИ-НЕ, а синхровход .соединен с первым синхровходом устройства, выход второго элемента 2И-ИЛИ-HE соединен с управляющим входом триггера работы памяти, синхровход которого соединен с третьим синхровходом устройства, а выход — с входом второго элемента

НЕ, управляющим входом первого триггера и первым входом элемента ИЛИ-НЕ, второй вход которого соединен с выходом второго триггера и первым входом второго элемента И-НЕ, второй . вход которого соедиыен с первым выходом регистра режима и управляющим входом второго триггера, синхровходы первого и второго триггеров соединены с вторым синхровходом устройства,выход второго элемента И-НЕ является управляющим выходом устройства, а выход элемента ИЛИ-НЕ соединен с управляющим входом триггера конца цикла, выход которого является выходом "Конец цикла", а синхровход триггера конца цикла соединен с первым синхровходом устройства, второй и третий входы второго элемента 2И-ИЛИ" НЕ объединены и соединены с вторым выходом регистра режима и входом третьего элемента НЕ, выход которого соединен с управляющим входом триггера задержкк, выход которого соединен с третьим входом первого элемента 2И-ИЛИ-НЕ, а синхровход - с вторым синхровходом устройства, запросный вход устройства соединен с четвертым входом второго элемента 2И-ИЛИ-НЕ и первым входом третьего элемента 2И-ИЛИ-НЕ, второй и третий входы которого объединены и соединены с выходом четвертого элемента НЕ, вход четвертого элемента НЕ соединен с выходом первого элемента И-НЕ, четвертый вход третьего элемента 2И-ИЛИ-НЕ

Совдинен с выходом триггера регене" рации, а выход - с управляющим входом регистра режима, синхровход которого соединен с третьим синхровходом устройства, выход первого триггера соединен с четвертым входом первого элемента 2И-ИЛИ-НЕ., выход второго элемента НЕ соединен с пятым входом второго элемента 2И-ИЛИ-НЕ.

- Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах с накопителем, выполненным на weментах памяти динамического типа.

Накопители подобного..типа требуют регенерации информации.

Известны устройства, в которых установка режима регенерации производится по сигналам от процессо—

Ра (i).

Недос т ат ком подобных уст рой ств

RBllHeTcR наличие дополнительных шин между оперативной памятью и процессором.

Наиболее близким к предлагаемому по технической сущности является устройство для управления па мятью. Это устройство содержит Формирователь сигналов регенерации, Формирователь синхронизирующих сигналов, триггер режима, триггер конца цикла и элементы И-НЕ. Устройство позволяет обеспечить режим регенерации без дополнительных шин управления между процессором и памятью (2).

Недостатком известного устройства является существование задержки между последовательными обращениями к памяти, вызванной необходимостью снятия запроса для установки схемы в исходное состояние.

Кроме того, в этом устройстве время, затраченное на регенерацию в каждом периоде, определяется длительностью сигнала регенерации и превышает величину цикла памяти, что приводит к задержке следующего за регенерацией запроса. Это снижает темп обмена тракта процессор-память.

Цель изобретения - повышение быстродействия устройства.

Поставленная цель достигается тем, то в устройство управления оперативной памятью, содержащее формирователь сигналов регенерации, триггер онца цикла, элемент И-НЕ, регистр режима, первый и второй выхо ды которого соединены с первым и вторым входами первого элемента И-НЕ, введены четыре элемента НЕ, три элеS мента 2И-ИЛИ-НЕ, триггер регенерации, триггер работы памяти, элемент ИЛИ-НЕ, элемент И-НЕ, триггер задержки и два триггера, выход формирователя сигналов регенерации соединен с первым входом первого элемента 2И-ИЛИ-НЕ, второй вход которого соединен с выходом перйого элемента HE и первым. входом второго элемента 2И-ИЛИ-НЕ, вход первого элемента НЕ соединен с выходом триггера регенерации, управляющий вход кото" рого соединен с выходом первого элемента 2И-ИЛИ-HE а синхровход соединен с первым синхровходом устройства, выход второго элемента 2И-ИЛИ-НЕ со-, 20 единен с управляющим входом триггера работы памяти, синхровход которого соединен с третьим синхровходом устройства, а выход - с входо. . второго элемента НЕ, управляющим входом пер. вого триггера и первым входом элемента

ИЛИ-HF,âòîðîé вход которого соединен с выходом второго триггера и первым входом второго элемента И-НЕ, второй вход которого соединен с первым выхо. дом регистра режима и управляющим входом второго триггера, синхровходы, первого и второго триггеров соединены с вторым синхровходом устройства, выход второго элемента И-HE является

3S управляющим выходом устройства, а вы" ход элемента ИЛИ-HE соединен с управляющим входом триггера конца цикла, выход которого является выходом "Конец цикла", а синхровход триггера

<0 конца цикла соединен с первым синхровходом устройства, второй и третий входы второго элемента 2И-ИЛИ-НЕ объединены и соединены с вторым выходом регистра режима и входом третьего элемента HE выход которого соединен с управляющим входом триггера задержки,, выход которого соеди1051 540 нен с трет ьим входом первого элемента 2И-ИЛИ-НЕ, а синхровход - с вторым синхровходом устройства, запросный вход устройства соединен с четвертым входом второго элемента

2И-ИЛИ-НЕ и первым входом третьего эле1мента2И-ИЛИ-НЕ,второй итретий чходы которого объединены и соединены с выходом четвертого эпемен. а НЕ, вход. четвертого элемента НЕ соединен с 10 выходом первого элемента И-НЕ, четвертый вход третьего элемента

2И-ИЛИ-НЕ: соединен с выходом триггера регенерации, а выход - с управ- ляющим входом регистра режима, син- 15 хровход которого соединен с третьим синхровходом устройства, выход первого. триггера соединен с четвертым входом nepaoro элемента 2И-ИЛИ-НЕ, выход второго элемента НЕ соединен 20 с пятым входом второго элемента

2И-ИЛИ-НЕ.

На чертеже изображена функциональная схема устройства, Устройство содержит формирователь 25

1 синхросигналов, формирователь 2 сигналов регенерации, триггер 3 регенерации, триггер 4 работы памяти, элементы ЙЕ 5 и 6, элементы 2И-ИЛИ-НЕ ,7-9, элементы ИЛИ-НЕ 10, регистр 11 зо режимов элемент И-НЕ 12, элементы

HE 13 и 14, элемент И"HE 15, тригprep 16, триггер 17 задержки, триг- гер 18, триггер 19 конца цикла, запросный вход 20 устройства, управляю"З щий выход 21 устройства, выход 22

"Конец цикла", синхровходы 23-25 . устройства, сигналы, подаваемые по синхровходам, сдвинуты относительно друг друга на величину длительности синхросигнала.

Устройство работает следующим об" разом.

При подаче на вход 20 единичного уровня триггер 4 по сигналу с выхода элемента 2И-ИЛИ-НЕ 8 устанавливается в нулевое состояние и одновременно запускается временная диаграмма работы памяти, т.е. первый выход регистра 11 устанавливается в нулевое состояние. Сигналы с первого и второго выходов регистра 11 через эле-:. менты И-НЕ 12 и НЕ 13 поступают на вход элемента 2И-ИЛИ-HE 9, и вход

S5 регистра 11 блокируется до тех пор, пока на втором выходе регистра 11 ) не устанавливается логическая единица, в следующем такте можно производить следующий запуск временной ди» . аграммы. Сигнал нулевого уроеня с первого выхода регистра 11 и задержанный сигнал с выхода триггера 18 образуют управляющий си гнал, запускающийй накопитель по выходу 21.

Триггер 4 устанавливается в исходное состояние сигналом с второго выхода регистра 11, выдаваемым в элементе

2И-ИЛИ-НЕ 8

Отрицательный импульс с выхода триггера 18 и нулевой уровень с выхода триггера 4 формируют на выходе элемента ИЛИ-НЕ 10 сигнал конца работы памяти, выдаваемый с триггера 19

HB выход 22. вбежим регенерации обеспечивается по сигналу формирователя 2, поступающему с элемента 2И-ИЛИ-НЕ 7 на ,вход триггера 3 и устанавливающему этот триггер. Сигнал с выхода триггера 3 поступает на вход элемента

2И-ИЛИ-НЕ 9, и если память не была запущена с входа 20, то на регистре

11 запускается временная диаграмма и выдается управляющий сигнал по выходу 21. Во втором такте работы временной диаграммы сигнал с выхода триггера 17 и уровень логической "единицы" на выходе триггера

16 формируют на выходе элемента

2И-ИЛИ-НЕ 7 сигнал, устанавливающий триггер 3 в исходное состояние. Сигнал с выхода триггера 19 блокируется единичным уровнем сигнала с выхода триггера 4.

Запуск временной диаграммы по входу 20, если память занята работой —— по регенерации, блокируется сигна,лом с выхода элемента НЕ 5.

Если память была уже запущена по входу 20 и пришел запрос регенерации с формирователя 2, то запуск регенерации задерживается до окончания временной диаграммы.

Таким образом, введение вышеуказанны: элементов позволяет повысить быстродействие устройства путем уменьшения длительности сигнала регенерации и более совершенного алгоритма работы.

1051540 .

Составитель 8.Щербаков

Редактор Е.Папп T6xðåÀ Л,Пилипенко Хорректор B.Бутяга

Заказ 86б7/48 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, N-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4