Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра сдвига,два . сумматора., два триггера, три элемента ИЛИ, два элемента И, два триггера задержки, причем выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого соединен с информационным входом первого регистра сдвига, выход второго регистра сдвига соединен с первым входом первого элемента ИЛИ. и с первым входом второго сумматора , вьрсод которого соединен с информационным входом второго регистра сдвига, выход третьего регистра сдвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, инверсньай выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с информационным входом первого триггера задержк 1, выход третьего элемента ИЛИ соединен с первым входом второго элемента И, отличающееся тем, что, с целью расширения функциональных возможностей путем получения возможностей выполнения операции извлечения кубического корня наряду с выполнением операции возведения в куб, в него введены третий сумматор, блок сравнения, коммутатор , блок задания аргумента, . третий, четвертый, пятый элементы И, третий триггер задержки, блок управления , содержащий генератор тактовых импульсов, распределитель импульсов, генератор одиночных импульсов, коммутатор , элемент НЕ и элемент задержки, причем выход генератора тактовых импульсов соединен с входом распределителя импульсов и с входом синхронизации блока сравнения, выход п-1-го разряда распределителя импульсов соединен с информационным входом генератора одиночных импульсов, выход п-го разряда распределителя импульсовсоединен с первым входом пятого элемента И и входом сброса блока сравнения, выход первого разряда распределителя импульсов соединен с вторым входом ® первого элемента ИЛИ, выход (n-l)-ro разр}зда распределителя импульсов соединен через элемент задержки с вторым входом второго элемента И, выход генератора одиночных импульсов соединен с информационньи входом второго триг- 2 гера, вход управления генератора одиночных импульсов соединен с первым выходом коммутатора блока, управляющий вход коммутат ора блока через элемент НЕ соединен с нулевой шиной устройства, второй выход коммутатора блока соединен спервым входом сл третьего элемента ИЛИ и с управля1 сл ющими входами первого, второго и третьего регистров сдвига, выходы с первого по п-й разряды распределителя импульсов соединены соответственно с входами блока задания аргумента , второй вход первого сумматора соединен с выходом третьего элемента И, первый вход которого соединен с выходом первого элемента ИЛИ, второй вход второго сумматора соединен с выходом четвертого элемента И, первый вход которого соединен с выходом третьего сумматора, первый и второй входы которого соединены с выходами первого и третьего триггеров задержки соответственно, инфор

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

З(50 G 06 F 7 552

ФГ.1:(. 1 ИФЧФ4Е

ОПИСАНИЕ ИЗОБРЕТЕНИЯ!

К АВТОРСКОМУ СВИДЕТЕЛЬСТВ,Ф

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО делАм изОБРетений и ОтнРытий (21) 3540 385/18-24 (22) 17.12.82 (46) 30.01.84. Бюл. Р 4 (72) В.Л.Баранов (71), Ордена Ленина институт кибернетики им.В.М.Глушкова (53) 681. 325 (088.8) (56) 1. Авторское свидетельство СС Р . Р 590729, кл. С 06 Е 7/38, 1977.

2. Авторское свидетельство СССР

У 868755, кл. G 06 F 7/552, 1979 (прототип). (54) (57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее три регистра сдвига,два сумматора, два триггера, три элемента ИЛИ, два элемента И, два триггера задержки, причем выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого соединен с информационным входом первого регистра сдвига, выход второго регистра сдвига соединен с первым входом первого элемента ИЛИ и с первым входом второго сумматора, выход которого соединен с информационным входом второго регистра сдвига, выход третьего регистра сдвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, инверсный выход первого триггера соединен с вторым входом первого элемента И, выход которого соеди- нен с информационным входом первого триггера задержкн, выход третьеro элемента ИЛИ соединен с первым входом второго элемента И, о т л и ч а ю— щ е е с я тем, что, с целью расширения функциональных возможностей путем получения возможностей выполнения операции извлечения кубического корня наряду с выполнением операции возведения в куб, в него введены третий сумматор, блок сравнения, коммутатор, блок задания аргумента, третий, четвертый, пятый элементы И, „„SU,„,1070545 А третий триггер задержки, блок управления, содержащий генератор тактовых импульсов, распределитель импульсов, генератор одиночных импульсов, коммутатор, элемент НЕ и элемент задержки, причем выход генератора тактовых импульсов соединен с входом распределителя импульсов и с входом синхронизации блока сравнения, выход и-1-го разряда распределителя импульсов соединен с информационным входом генератора одиночных импульсов, выход n-ro разряда распределителя импульсов.соединен с первым входом пятого элемента И и входом сброса блока сравнения, выход первого разряда распределителя импульсов соединен с вторым входом е первого элемента ИЛИ, выход (и-1)-го разряда распределителя импульсов соединен через элемент задержки с вторым входом второго элемента И, выход генератора одиночных импульсов соединен с информационным входом второго триг- Я гера, вход управления генератора одиночных импульсов соединен с первым выходом коммутатора блока, управляющий вход коммутатора блока через элемент НЕ соединен с нулевой шиной устройства, второй выход коммутатора блока соединен с первым входом третьего элемента ИЛИ и с управляющими входами первого, второго и третьего регистров сдвига, выходы с первого по и-й разряды распределителя импульсов соединены соответственно с входами блока задания аргумента, второй вход первого сумматора соединен с выходом третьего элемента И, первый вход которого соединен с выходом первого элемента ИЛИ, второй вход второго сумматора соединен с выходом четвертого элемента И, первый вход которого соединен с выходом третьего сумматора, первы 1 и второй входы которого соединены с выходами первого и третьего триггеров задержки соответственно, инфор1070545

10 мационный вход третьего регистра сдвига соединен с выходом третьего триггера задержки, информационный вход которого соединен с выходом первого триггера задержки, вход синхронизации которого соединен с входами синхронизации второго и третьего триггеров задержки, с входами синхронизации первого, второго и третьего регистров сдвига, с входом синхронизации блока сравнения, прямой выход первого триггера соединен с информационным входом второго триггера задержки, выход которого соединен с вторым входом второго элемента ИЛИ, информационный вход первого триггера соединен с выходом пятого элемента И, прямой выход вто1

Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых системах управления и в устройствах воспроизведения функциональной зависимости.

Известно устройство для возведения в куб, содержащее трн регистра, два сумматора, две группы элемен- тов И, элемент ИЛИ, элемент задержки, вычитающий счетчик и блок управления (1 1..

Недостаток данного устройства заключается в относительной сложности его реализации.

Наиболее близким по технической сущности к предлагаемому является устройство для возведения в куб, содержащее три регистра сдвига, два сумматора, два триггера, три элемен- 20 та ИЛИ, два элемента И, два триггера задержки, причем выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого соединен .с информационным 25 входом первого регистра сдвига, выход второго регистра сдвига соединен с первым входом первого элемента ИЛИ и с первым входом второго сумматора, выход которого соединен с информаци- ЗО онным входом второго регистра сдвига выход третьего регистра сдвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, инверсный выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с информационным входом первого триггера задержки, выход третьего элерого триггера соединен с вторыми входами третьего, четвертого и пятого элементов И, вход сброса второго триггера соединен с выходом второго элемента И, первый и второй выходы блока сравнения соединены соответственно с вторым и третьим входами третьего элемента ИЛИ, входы ввода данных первого, второго и третьего регистров сдвига соединены с нулевой шиной устройства, первый и второй информационные входы блока сравнения соединены соответственно с выходами коммутатора устройства и блока задания аргумента, первый . и второй входы коммутатора устройства соединены с выходами первого сумматора и первого элемента И соответственно.

2 мента ИЛИ соединен с первым входом второго элемента И 12).

Недостаток известного устройства заключается в ограниченных функциональных возможностях, которые не позволяют вычислять кубический корень.

Цель изобретения — расаырение функциональных возможностей устройства за счет получения воэможности выполнения операции извлечения кубического корня наряду с выполнением операции возведения в куб.

Поставленная цель достигается тем, что в вычислительное устройство, содержащее три регистра сдвига, два сумматора, два триггера, три элемента ИЛИ„ два элемента И, два триггера задержки, причем выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого соединен с информационным входом первого регистра сдвига, выход второго регистра сдвига соединен с первым входом первого элемента. ИЛИ и с первым входом второго сумматора, выход которого соединен с информационным входом второго регистра сдвига, выход третьего регистра сдвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход которого соединен с первым входом rrepaoro элемента И, инверсный выход первого триггера соединен с вторым входом первого элемента:., выход которого соединен с информационным входом первого.триггера задержки, выход третьего элемента ИЛИ соединен с первым входом второго элемента И, введены третий сумматор, блок сравнения, коммутатор, блок задания аргумента, третий, четвертый, пятый элементы И, 1070545 третий триггер задержки, блок управления, содержащий генератор тактовых импульсов, распределитель импульсов, генератор одиночных импульсов, коммутатор, элемент НЕ и элемент задержки, причем выход генератора тактовых 5 импульсов соединен с входом распределителя импульсов и с входом синхронизации блока сравнения, выход (n- 1)-го разряда распределителя импульсов соединен с информационным 10 входом генератора одиночных импульсов, выход и-го разряда распределителя импульсов соединен с первым входом пятого элемента И и входом сброса блока сравнения, выход перво- 15 го разряда распределителя импульсов соединения с вторым входом первого элемента ИЛИ, выход (и-1)-го разряда распределителя импульсов соединен через элемент задержки с вторым входом второго элемента И, выход генератора одиночных импульсов соединен с информационным входом второго триггера, вход управления генератора одиночных импульсов соединен с первым25

Выходом коммутатрра блока, управляющий вход коммутатора блока через элемент HE ae HHeH a H ie a HaA yc= ройства, второй выход коммутатора блока соединен с первым входом тре30 тьего элемента ИЛИ и с управляющими входами первого,. втброго и третьего регистров сдвига, выходы с первого . по п-й разряды распределителя импульсов соединены соответственно с входами блока задания аргумента, второй вход первого сумматора соединен с выходом третьего элемента И, первый вход которого соединен с выходом первого элемента ИЛИ, второй вход второго сумматора, соединен с выходом чет-40 вертого элемента И, первый вход которого соединен с выходом третьего .сумматора, первый и второй входы которого соединены с выходами первого и третьего триггеров задержки соот- 45 ветственно, информационный вход третьего регистра сдвига соединен с выходом третьего триггера задержки, информационный вход которого соединен с выходом первого триггера задержки, вход синхронизации которого ° соединен с входами синхронизации второго.и третьего триггеров зацержки, со входами синхронизации первого, второго и третьего регистров сдвига, с входом синхронизации блока сравнения, прямой выход первого триггера соединен с информационным входом второго триггера задержки, выход которого соединен с вторым входом второго элемента ИЛИ, информаци- 60 онный вход первого триггера соединен с выходом пятого элемента И, прямой выход второго триггера соединен с вторыми входами третьего, четвертого и пятого элементов И, вход сброса второго триггера соединен с выходами второго элемента И, первый и второй выходы блока сравнения соединены соответственно с вторым и третьим входами третьего элемента, ИЛИ, входы ввода данных первого, второго и третьего регистров сдвига соединены с нулевой шиной устройства, пер; вый и второй информационные входы блока сравнения соединены соответственно с выходами коммутатора устройства и блока задания аргумента, первый и второй входы коммутатора устройства соединены с выходами первого сумматора и первого элемента И соответственно.

На фиг.1 изображена структурная схема вычислительного устройства; на фиг.2 — структурные схемы блока задания аргумента и блока управления.

Вычислительное устройство содержит три регистра 1-3 сдвига, три сумматора 4-6, S-триггер 7, RS-триггер 8, три элемента ИЛИ 9-11, пять элементов И 12-16, три триггера 17-19 задержки, блок 20 задания аргумента, блок 21 сравнения, блок 22 управления и коммутатор 23.

Блок 20 задания аргумента содержит коммутатор 24 и элемент ИЛИ 25, выход 26. Блок 22 управления содержит генератор 27 тактовых импульсов, распределитель 28 импульсов, генератор 29 одиночных импульсов, коммутатор 30, элемент НЕ 31 и элемент 32 задержки на длительность тактового импульса. Выход генератора 27 тактовых импульсов соединен с входом распределителя 28 импульсов и является первым выходом 33 блока 22 управления. Выход п-го и первого разрядов распределителя 28 импульсов соединены соответственно шинами 34 и 35 с вторым и третьим выходами блока 22 управления. Выход (и- t)-го разряда распределителя 28 импульсов соединен с информационным входом генератора

29 одиночных импульсов и через элемент 32 задержки — с четвертым выходом 36 блока 22 управления, пятый выход,37 которого соединен с выходом генератора 29 одиночных импульсов, вход управления которого соединен с первым выходом коммутатора 30, вход которого через элемент НЕ 21 соединен с нулевой шиной устройства. Второй выход коммутатора 30 соединен с шестым выходом 38 блока 22 управления.

Выходы с первого по п-й разряды распределителя 28 импульсов являются седьмой группой выходов 39 блока 22 управления °

Вычислительное устройство работает следующим образом.

В исходном состоянии на шестом выходе 38 блока 22 управления действует сигнал логической единицы, который поступает на управляющие входы ре1070545

С помощью коммутатора 24 блока 20 задания аргумента набирают требуемый двоичный код аргумента. Коммутатор 40

24 подключает в единичных разрядах и-разрядного двоичного кода аргумента соответствующий выход распределителя 28 импульсов к входу элемента ИЛИ 25, на выходе которого формируется последовательный двоичный код заданного значения аргумента.

С помощью коммутатора 23 устанавливают вид выполняемой операции. В режиме возведения в куб коммутатор

23 подключает к.первому информацион- 50 ному. входу блока 21 сравнения выход элемента И .12, а в режиме вычисления кубического корня — выход сумматора 4.

Рассмотрим работу устройства в режиме возведения в куб.

В этом режиме устройство для возведения в куб реализует следующие операции: к 1

ХФ=Хк1+ Е: б, +1

3 (1) к-1 i =1 б; = Е.. б;+бХк (2) к = . ьХ;, (3) !

60

65 гистров 1-3 сдвига и устанавливает их в нулевое состояние, поскольку на их входах ввода данных действует сигнал логического нуля с нулевой шины устройства. Сигнал логической единицы на шестом выходе 38 блока 22 уп- 5 равления формируется с помощью комму-. татора 30. В исходном состоянии коммутатор 30 подключает выход элемента HE 31 к шине шестого выхода 38 блока 22 управления (фиг.2).Сигнал 10 логической единицы шестого выхода

38 блока 22 управления через элемент ИЛИ 11 открывает элемент И 13, через который на вход сброса триггера 8 поступает последовательность импульсов четвертого выхода блока

22 управления, на пятом выходе которого действует сигнал логического нуля. Триггер 8 устанавливается в нулевое состояние и блокирует сигналом прямого выхода элементы И 14-16.

Триггер 7 устанавливается в нулевое состояние нулевым сигналом выхода регистра 3 сдвига.

Таким образом в исходном состоянии регистры 1-3 сдвига, а также триггеры 7 и 8 находятся в нулевом состоянии.

Из сигналов генератора 27 тактовых импульсов распределитель 28 импульсов формирует на и выходах (и количество разрядов регистров 1 и 2) и последовательностей импульсов длительностью Г, периодом Т=пГ и сдвинутых друг относительно друга на время Г =1/f где f — частота 35 тактовых импульсов. где 8Х, =1, Х вЂ” значение аргумента на

Ъ 5 шаге вычисления;

Х,Х„ — значение функции на к и k-1 шагах вычисления.

После установки в блоке 20 задания аргумента двоичного кода заданного значения аргумента и установки режима работы с помощью коммутатора

23 осуществляется пуск устройства посредством коммутатора 30 блока 22 управления. Переключение коммут атора

30 в режим вычислений обеспечивает поступление сигнала логической единицы с выхода элемента НЕ 31 на вход управления генератора 29:одиночных импульсов, который формирует из последовательности импульсов (n-1)-ro разряда распределителя 28 импульсов одиночный импульс, поступающий по шине на пятый выход 37 блока 22 управления и на информационный вход триггера 8. Триггер 8 устанавливается в единичное состояние, в котором сигнал логической единицы его прямого выхода открывает элементы И 14-16.

Элемент И 16 подключает информационный вход триггера 7 к второму выходу блока 22 управления, на котором действует последовательность импульсов и-го разряда распределителя

28 импульсов. Каждый импульс этой последовательности определяет конец одного шага вычислений. За один шаг вычислений содержимое регистра 3 сдвига увеличивается на единицу.

Регистр 3 сдвига имеет п-2 двоичных разрядов и дополняется триггерами 17 и 19 задержки на такт до и разрядов °

В регистре 3 сдвига формируется текущий двоичный код аргумента Х > согласно. соотношению (3).

Рассмотрим работу регистра 3 сдвига íà k-м шаге вычислений в течение п-тактов, так как предыдущие и все последующие шаги вычислений выполняются аналогичным образом. Триггер 7 устанавливается в единичное состояние в п-м такте k- 1 шага вычислений импульсом второго выхода блока 22 управления К моменту первого такта следующего k-го шага на выходе триггера 18 задержки на такт формируется сигнал логической единицы, который через элемент ИЛИ 10 поступает на первый вход элемента И 12, закрытого сигналом логического нуля инверсного выхода триггера 7. Возврат триггера 7 в нулевое состояние обеспечивает первый нулевой сигнал в любом разряде, начиная с младшего двоичного кода, который сдвигается с выхода регистра 3 сдвига под действием тактовых импульсов первого выхода блока 22 управления.

Например, если рассматривается восьмой шаг (k=8), то с выхода регист1070545 ра 3 сдвига сдвигается двоичный код

0111 (k- 1=7). В этом случае триггер

7 сбросится в нулевое состояние нулевым сигналом четвертого разряда двоичного кода, сдвигаемого с выхода регистра 3 сдвига. Возврат триггера 5

7 в нулевое состояние приводит к формированию на выходе элемента И 12 импульсного сигнала благодаря действию на выходе триггера 18 задержки в течение такта сигнала логической единицы предыдущего состояния триггера 7. В результате в регистр 3 сдвига через триггеры 17 и 19 задержки вместо двоичного кода 0111 (семь) записывается код двоичный !

5 (восемь) 100, соответствующий номеру текущего шага вычислений k=8.

Таким образом двоичный код в регистре 3 сдвига на каждом шаге вычислений увеличивается на единицу и на выходе элемента И 12 формируется 20 последовательный двоичный код,соответствующий текущему номеру шага вычислений или текущему значению аргумента.

На выходах триггеров 17 и 19 задержки формируются- сдвинутые соответственно на такт и на два такта последовательные двоичные коды текущего значения аргумента. Сумматор

6 формирует двоичный код величины 30 б Х =4Х +2Х . Сумматор 5 суммирует двойчный код, сдвигаемый под действием тактовых импульсов первого выхода блока 22 управления с выхода и-разрядного регистра 2 сдвига с ве- 35 личиной 6Х>, а двоичный код результата согпасно соотношению (2) записывается в регистр 2 сдвига. Так как величина Еб;, формируемая в регистре 2 сдвига, является четной, то в 40 младшем разряде ее всегда содержится нулевой код. Элемент ИЛИ 9 формирует двоичный код величины Е 6;+1, так как в младший разряд двоичйого кода, сдвигаемого с выхода регистра 2 сдви-4 га, через элемент ИЛИ 9 поступает единичный сигнал третьего выхода 35 блока 22 управления в первом такте на каждом шаге вычислений.

Сумматор 4 суммирует последова50 тельный двоичный код значения функции на предыдущем шаге вычислений, сдвигаемый под действием тактовых импульсов первого выхода блока 22 управления с выхода ll-ðàýðÿäíîão регистра 1 сдвиra, с последовательным двоичным кодом величины б.+1, поступающим с выхода элемента ИЛИ 9 через элемент И 14. Последовательный двоичный код текущего значения функ- 60 ции Х, формируемый на выходе сумматора 4, сдвигается начиная с младшего разряда в регистр 1 сдвига под действием тактовых импульсов первого выхода блока 22 управления. 65

Аналогичным образом вычислительное устройство функционирует на всех последующих шагах вычислений до тех пор, пока текущее значение двоичного кода аргумента Х не примет эаданно k го значения ХЗ, установленного в блоке 20 эадайия аргумента. В этом случае срабатывает блок 21 сравнения последовательных (n-1) разрядных кодов, который в (и-1) такте текущего шага вычислений формирует на первом выходе сигнал логической единицы, открывающий элемент И 13. Импульсный сигнал последовательности действующий на четвертом выходе блока 22 управления через элемент И 13 сбрасывает триггер 8 в нулевое состояние, в котором элементы И 14-16 блокируются нулевым сигналом прямого выхода триггера 8.

Двоичный код требуемого значения аргумента фиксируется динамическим способом в цепи циркуляции регистра

3 сдвига через элементы ИЛИ 10, И 12, триггеры 17 и 19 задержки, а двоичный код результата возведения в куб фиксируется в цепи циркуляции регистра 1 сдвига через сумматор 4 °

В режиме извлечения кубического корня устройство работает аналогичным образом, но в регистре 3 сдвига накапливается текущее значение функции, а в регистре 1 сдвига — текущее значение аргумента. Вычисления по алгоритму (1-3), в котором обозначения аргумента Х > необходимо поменять на обозначение функции У, устройство осуществляет, как было описано выше, но до тех пор, пока двоичный код текущего значения функции, возведенный в куб, У не сравнится или не превы3 сит эадайного значения аргумента ХЗ, установленного в блоке 20 задания аргумента. В этом случае на первом или втором выходе блока 21 сравнения формируется сигнал логической единицы, который открывает элемент И 13.

Импульсный сигнал четвертого выхода блока 22 управления через элемент И 13 сбрасывает триггер 8 в нулевое состояние, в котором его сигнал прямого выхода блокирует элементы И 14-16 В случае равенства У =Хз имеем У = /Х, 1 а в цепи циркуляций регистра 3 сдвига через элементы ИЛИ 10, И 12, триггеры 17 и 19 задержки фиксируется последовательный двоичный код результата извлечения кубического корня из данного значения аргумента Х,установленного в блоке 20 задания аргумента.

Разрядность и регистров 1-3 сдвига выбирается иэ условий требуемого диапазона представления аргумента и функции, максимальные значения которых не должны превышать величины

2 " -1. В каждом шаге вычислений последний п-й такт используется для возврата блока 21 сравнения в исход1070545 го ное состояние импульсами, действующими на втором выходе блока 22 управления;

Преимущество изобретения по сравнению с прототипом заключается в pac-. ширении функциональных возможностей за счет получения возможности выполнения операции извлечения кубического корня наряду с выполнением операции возведения в куб.

Составитель В. Баранов

Редактор E.Êðèâèíà Техред И.Метелена Корректор В.Бутяга..

Заказ 11683/46 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035,,Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП. "Патент", г.ужгород, ул.Проектная, 4