Устройство для возведения в квадрат,извлечения квадратного корня,умножения и деления

 

1. УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ, ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, УМНОЖЕНИЯ И ДЕЛЕНИЯ,содержащее матрицу вычислительных ячеек, причем каждый столбец матрицы содержит к+п-1 ячеек (где к - номер столбца, , п, п - разрядность операндов) и коммутатор переноса, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входами последних вычислительных ячеек каждого столбца матрицы, первый и второй управляющие выходы К-+1-й вычислительной ячейки (-К-- номер ячейки) каждого столбца матрицы соединены соответственно с первым и вторым управляющими входами вычислительной ячейки матрицы этого же столбца, выход переноса к-и вычислительной ячейки каждого столбца соединен с входом переноса lc+1-й вычислительной ячейки этого же столбца , отличающееся тем, что, с целью сокращения аппаратуры, оно содержит блок задания режимов, первый, второй, третий, четвертый, пятый, шестой, седьмой коммутаторы, сумматор остатков, регистр остатка, сумматор-вычитатель частного, регистр частного, сумматор, группу элементов НЕ, причем каждый столбец матрицы, кроме первого, содержит к+2 вычислительных ячеек, элемент ИЛИ, коммутатор операнда, первый столбец матрицы содержит две вычислительные ячейки, элемент ИЛИ и коммутатор операнда, выходы переноса последних вычислительных ячеек столбцов с первого по п/2 матрицы соединены, с входами переноса соответствующих коммутаторов переноса, третий выход коммутатора переноса N столбца . (N с 3 по п/2 и с п/2+2 до п) соединены соответственно с входами первого и третьего оп рандов последних вычислительных ячеек N-1-го столбца, входы третьего операнда К-х вычислительных ячеек (,к+1) каждого столбца матрицы соединены соответственно с выхода (Л ми элементов ИЛИ этого же столбца, вход извлечения корня устройства соединен с первым входом элемента ИЛИ, управляющим входом коммутатора операнда, входом переноса первой и входом первого и третьего операндов вторых вычислительных ячеек, управляющим входом коммута СЛ тора переноса столбцов с 1 по п/2 матрицы, вход ИзвлечеН1 е кэадратсо ного корня или деление устройства соСЛ единен с первым входом элемента ИЛИ, управлякщими входами коммутаторов -4j операндов, входами переноса первой и входами первого и третьего операндов вторых вычислительных ячеек, управляющим входом коммутаторов переноса столбцов с п/2+1-го по п и входами первого и третьего операндов последней вычислительной ячейки п-го столбца матрицы, второй управлякнций выход и выход первого операнда первой вычислительной ячейки N-ro столбца (,n) соединены соответственно с первым и вторым входами коммутаторов операнда того же столбца матрицы, выходы коммутаторов операнда N-ro

COIO3 СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(51) С 06 Г 7 552

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Р

Ч 1,;

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ(СВИДЕТЕЛЬСТВ,Ф Й д\Р

;(21 ) 324 0 742/ 18-24 (22 ) 26.01.81 (46 ) 07.12.83. Вюл. Р 45 (72 ) В.И. Тимофеев, В.A. Ъкулаев и В.A . .С тулов (53 ) 681. 325. (088.8 ) (56 ) 1. Высокоскоростные арифметические устройства. ТИИЭР, т. 28, 1979, Р 3.

2. Матрица для выполнения арифметических операций. Экспресс-информа ция. Вычислительная техника, 1980, В 5, с. 11-19 (прототип ) . (54 ) (57 ) 1. УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ, ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, УМНОЖЕНИЯ И ДЕЛЕНИЯ,содержащее матрицу вычислительных ячеек, причем каждый столбец матрицы содержит к+и-1 ячеек (где к — номер столбца, al, n, n — разрядность операндов) и коммутатор переноса, .первый и второй выходы которого соединены соответственно с первым и вторым управляющими входами последних вычислительных ячеек каждого столбца матрицы, первый и второй управляющие выходы K.+1-й вычислительной ячейки (%- номер ячейки ) каждого столбца матрицы соединены соответственно с первым и вторым управляющими входами К-й вычислительной ячейки матрицы этого же столбца, выход переноса K-й вычислительной ячейки каждого столбца соединен с входом переноса K+1-й вычислительной ячейки этога же столбца, отличающееся тем, что,. с целью сокращения аппаратуры, оно содержит блок задания режимов, первый, второй, третий, четвертый, пятый, шестой, седьмой коммутаторы, сумматор остатков, регистр остатка, сумматор-вычитатель частного, регистр частного, сумматор, группу элементов НЕ, причем каждый столбец матрицы, кроме первого, содер„„SU„„ l 059571 А жит к+2 вычислительных ячеек, элемент ИЛИ, коммутатор операнда, первый столбец матрицы содержит две вычислительные ячейки, элемент ИЛИ и коммутатор операнда, выходы переноса последних вычислительных ячеек столбцов с первого по и/2 матрицы соединены с входами переноса соответствующих коммутаторов переноса, третий выход коммутатора переноса

N столбца (N с 3 по n/ 2 и с n/2+2 до n) соединены соответственно с входами первого и третьего операндов последних вычислительных ячеек

N-1-го столбца, входы третьего операнда К-х вычислительных ячеек Я (K=1,к+1) каждого столбца матрицы Е . соединены соответственно с выходами элементов ИЛИ этого же столбца, /ф вход извлечения корня устройства е е соединен с первым входом элемента % в

ИЛИ, управляющим входом коммутато- Я ра операнда, входом переноса первой и входом первого и третьего операндов вторых вычислительных ячеек, управляющим входом коммута тора переноса столбцов с 1 по n/2 Я,Д матрицы, вход "Извлечениа квадратного корня или деление устройства соединен с первым входом элемента ИЛИ, Ql управляющими входами коммутаторов операндов, входами переноса первой и входами первого и третьего операндов вторых вычислительных ячеек, управляющим входом коммутаторов переноса столбцов с и/2+1-ro по и и входами первого и третьего операндов последней вычислительной ячейки и- ão столбца матрицы, второй управляющий выход и выход пер- вого операнда первой вычислительной ячейки N-ro столбца (N=l,n ) соединены соответственно с первым и вторым входами коммутаторов операнда того же столбца матрицы, выхоцы коммутаторов .операнда N-го

1059 571 столбца (кроме N=n/2 и N=n) соединены с входом первого операнда второй вычислительной ячейки N+1-го столбца матрицы соответственно, выходы суммы первой и второй вычислительных ячеек первого столбца матрицы соединены соответственно с входайи второго операнда к+1-й и к+2-й вычислительных ячеек второго столбца матрицы, выходы суммы

К вычислительных ячеек (К=1 ка1)

N-то столбик (N=2, л/2-1 и л/2т1, п-1) соединены соответственно с входами второго операнда K+2-õ вычислительных ячеек (K=1 к) N+1-ro столбца матрицы, выходы первого коммутатора соединены соответственно с входами второго операнда

К-х вычислительных ячеек (К=3, к+ . )

n/ 2+1-го столбца матрицы, выходы второго коммутатора соединены соответственно с входами первого операнда К-х вычислительных ячеек (К=3, к+1) n/2+1-го столбца матри цы, выходы и младших разрядов седьмого коммутатора соединены соответственно с входами второго операнда первой и второй вычислительных ячеек столбцов с ((/2+1 по матрицы, выходы 6/ 2+1 старших разрядов седьмого коммутатора соединены соответственно с первой груп пой входов первого коммутатора, входы первого операнда устройства соединены соответственно с первой группой входов четвертого коммутатора, входами группы элементов НЕ, первой группой входов второго коммутатора, входами первого операндов первых вычислительных ячеек столбцов с n/2+1 по и матрицы, входы второго операнда устройства соединены соответственно с входами младших разрядов сумматора остатка, первой группой входов седьмого коммутатора, первой группой входов пятого коммутатора, вторая группа входов которого соединена с входами логического нуля устройства, вторая группа входов седьмого коммутатора соединена соответственно с выходами регистра остатка, выход знакового зазряда которого соединен с управляющим входом сумматора-вычитателя частного, выходы сумматора остатка соединены соответственно с входами регистра остатка, входы третьего операнда устройства соединены соответственно с вторыми входами элементов ИЛИ каждого столбца с п/2+1 по п матрицы, с первыми группами входов шестого коммутатора, вторые группы входов которого соединены соответственно с выходами группы элементов НЕ, выходы шестого коммутатора соединены соответственно с входами элементов

ИЛИ каждого столбца с 1 по n/2, выходы пятого коммутатора соединены соответственно с входами второго операнда второй и первой вычислительных ячеек каждого столбца с 1 по n/2 матрицы, выходы четвертого коммутатора соединены соответственно с входами первого операнда первой вычислительной ячейки каждого столбца с 1 по n/2 матрицы, выход коммутатора операнда К-х вычислительных ячеек (К=l, к+1) n/2 столбца соединены соответственно с второй группой входов второго коммутатора, выходы суммы К-х вычислительных ячеек (К=1, кт((о/2 столбца соединены соответственно с второй группой входов первого коммутатора, выходы суммы последних вычислительных ячеек N-го столбца (. 1=2, n/2) и К-х вычислительных ячеек (h=l, к+1)п/ 2 столбца матрицы соединены соответственно с первой группой входов сумматора остатка, а выходы суммы К -х вычислительных ячеек (K=1, к+1 ) и столбца соединены соответственно с второй группой входов сумматора остатка, начиная с n/2-го разряда, выходы суммы и переноса последних вычислительных ячеек каждого столбца с n/2-го по н матрицы соединены соответственно с первой и второй группами входов сумматора, выходы которого соединены соответственно с первой группой входов третьего коммутатора, вторая группа входов которого соединена соответственно с выходами переноса последних вычислительных ячеек каждого столбца с п/ 2+1 no n матрицы, выходы третьего коммутатора соединены соответственно с входами переноса коммутаторов переноса каждого столбца с n/2+1 по о матрицы, первой группай входов сумматора-вычитателя частного, входами регистра частного, второй группой входов четвертого коммутатора, выходы регистра частного соединены с второй группой входов сумматора-вычитателя частного соответственно, третий выход коммутатора переноса n/2+1 столбца соединен с первым входом блока задания режимов, выход которого соединен с входами третьего и первого операндов последней вычислительной ячейки n/2-ro столбца матрицы, управляющий вход деления устройства соединен с управляющими входами всех коммутаторов и вторым входом блока задания режимов, третий вход которого соединен с управляющими входом извлечения корня устройства.

2. Устройство по п; 1, о т л и ч а ю щ е е с я тем, что вычислительная ячейка содержит элемент И, 10595/ 1 сумматор, коммутатор, причем первый вход элемента И соединен с входом первого операнда и выходом первого операнда вычислительной ячейки, второй вход элемента И соединен с входом третьего операнда вычислительной ячейки, выход элемента И соединен с первым входом сумматора, второй вход которого соединен с входом второго операнда вычислительной ячейки, первым входом коммутатора, второй вход которого соединен с выходом сумматора, вход переноса в младший разряд и выход переноса которого соединены соответственно с входом переноса и выходом переноса вычислительной ячейки, первый и второй управляющие входы вычислительной ячейки соединены соответственно с первым и вторым управляющими входами коммутатора и первыми выходами вычислительной ячейки, выход коммутатора соединен с выходом суммы вычислительной ячейки .

3. Устройство по п. 1; о т л и ч а ю щ е е с я тем, что коммутатор переноса содержит первый и второй элементы ИЛИ, первый и второй элементы НЕ, причем управляющий дов переноса и и Выходов Сумма старших разрядов строк матрицы, (и+1 ) выходов Сумма и -й строки матрицы, (n/2)-я строка матрицы имеет (n/2+1 ) выходов Сумма и

n/2 выходов Операнд, (М/2+1)-я строка матрицы имеет (n/2+1) вхо 5.äîâ четвертой и (и/2 ) входов пятой групп. Выполнение операции деления с использованием известного устройства возможно в случае, если делимое не превышает и разрядов, а делитель - (n/2) разрядов. Для обеспечения возможности деления 2празрядных чисел на n — - разрядные, количество вычислительных ячеек в известном устройстве увеличивают на (n -2 e). Кроме того, при этом увеличивается время выполнения операций извлечения квадратного корня, возведения в квадрат и умножения за счет увеличения времени распро1

Изобретение относится к вычислительной технике и может быть использовано в универсальных или специа лизированных цифровых вычислительных машинах и устройствах.

Известно устройство для возведения в квадрат и умножения, выполненное в виде матрицы вычислительных ячеек 51 g.

В этом устройстве не предусматривается выполнение операций извлечения квадратного корня и деления.

Известно также устройство для извлечения квадратного корня и возведения в квадрат, включающее треугольного типа матрицу из а строк с т „вычислительными ячейками (rn =2 при к 1, n,m =к+2 при к 2,...n где n - разрядность исходных операндов при возведении в квадрат и умножении ) и первым логическим блоком в каждой к-й строке матрицы, причем каждая . -я вычислительная ячейка к-й строки матрицы (=2,...m„-1) соединена с (i-1)-й и ((+1 )-й вычислительнымя ячейками этой же строки матрицы (при к 1,..., и), с (i +2)-й и кроме вход коммутатора переноса coeltHHeM с первым входом первого элемента

ИЛИ и входом первого элемента НЕ, выход которого соединен с первым входом второго элемента ИЛИ, второй вхоц которого соединен с вторым входом первого элемента ИЛИ соединен с первым выходом коммутатора переноса и входом второго элемента HE выход которого является вторым выходом коммутатора переноса, выход первого элемента ИЛИ является третьим выходом коммутатора переноса.

4. Устройство по п.. 1, о т л и ч а ю щ е е с я тем, что блок задания режимов содержит элемент

ИЛИ, элемент НЕ, элемент И, причем первый вход блока задания режимов соединен с первым входом элемента

И, второй вход которого соединен с выХодом элемента НЕ, вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с вторым входом, а второй вход с третьим входом блока задания режимов, выходом блока задания режимов является выход элемента И.

2 вычислительных ячеек двух младших (.(= 1,2 ) и старшего,(= п ) разрядов строк матрицы, с ((+1 )-й вычисли тельными ячейками (К+1 )-й, кроме к=п/2, строки матрицы. Матрица имеет и входов первой, 2п входов второй и и входов третьей группр выхо1059 571 странения переносов в строках матрицы (2 3.

Цель изобретения — сокращение аппаратурных затрат.

Поставленная цель достигается тем, что устройство для возведения в квадрат, извлечения квадратного корня,. умножения и деления, содержащее матрицу вычислительных ячеек, причем каждый столбец матрицы содержит K+n-1 вычислительных ячеек (где К вЂ” номер столбца, К= 1, n n— разрядность операндов) и коммутатор переноса, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входами последних вычислительных ячеек каждого столбца матрицы, первый и второй управляющие выходы

К+1-й вычислительной ячейки (К в номер ячейки) каждого столбца матрицы соединены соответственно с первым и вторым управляющими входами

К-й вычислительной ячейки матрицы этого же столбца, выход переноса

K-й вычислительной ячейки каждого столбца соединен с входом. переноса

К+1-й вычислительной ячейки этого же столбца, содержит блок задания режимов, первый, второй, третий, четвертый, пятый, шестой, седьмой коммутаторы, сумматор остатков, регистр остатка, сумматор-вычитатель частного, регистр частного, сумматор, группу элементов НЕ, причем каждый столбец матрицы, кроме первого, содержит К+2 вычислительных ячеек, элемент ИЛИ, коммутатор операнда, первый столбец матрицы содержит две вычислительные ячейки, элемент ИЛИ и, коммутатор операнда, выходы переноса последних вычислительных ячеек столбцов с первого по n/2 матрицы сое- . динены с входами переноса соответствующих коммутаторов переноса, третий выход коммутатора переноса

М столбца (N с 3 по n/2 и с n/2+2 по n ) соединены соответственно с входами первого и третьего операндов последних вычислительных ячеек М-1-го столбца, входы третьего операнда К-х вычислительных ячеек (К= 1, к+1) каждого столбца матрицы соединены соответственно с выходами элементов ИЛИ этого же столбца, вход извлечения корня устройства соединен с первым входом элемента

ИЛИ, управляющим входом коммутатора операнда, входом переноса первой и входом первого и третьего операндов вторых вычислительных ячеек, управляющим входом коммутатора переноса столбцов с 1 по e/2 матрицы, вход Извлечение квадратного корня или деление устройства соединен с первым входом элемента ИЛИ, управляющими входами коммутаторов операндов, входами переноса первой и входами первого и третьего операндов вторых вычислительных ячеек, управляющим входом коммутаторов переноса столбцов с п /2+1-го по и входами первого и третьего операндов последней вычислительной ячейки

10

n-ro столбца матрицы, второй управляющий выход и выход первого операнда первой вычислительной ячейки

5-ro столбца (Й =1,л ) соединены соответственно с первым и вторым входами коммутаторов операнда того же столбца матрицы, выходы коммутаторов операнда N-го столбца (кроме )N(=

=/ / 2 и И= и ) соединены с входом первого операнда второй вычислительной ячейки N+1-го столбца матрицы соответственно, выходы суммы первой и второй вычислительных ячеек пер0 вого столбца матрицы соединены соответственно с входами второго операнда К+1-й и k+2-й вычислительных ячеек второго столбца матрйцы, выходы суммы К вычислительных ячеек

tv.=1 1+1) N-ãà столбце (N=2, и/2-1 и N/2+1 е -11 соединены соотиетственно с входами второго операнда

1<+2-õ вычисли, тельных ячеек (К=1, k )

5+1-го столбца, выходы первого операнда К-х зычислительных ячеек (V =3, К+1) N -го столбца (й=2, n/2 — 1 и n/2-1, и -1) соединены соответственно с входами первого операнда К+1-х вычислительных ячеек N+1-го столбца матрицы, выходы первого коммутатора

35 соединены соответственно с входами второго операнда к -х вычислитель ных ячеек (К=З, К+2) n/2+1-ro столбца матрицы, выходы второго коммутатора соединены соответственно с вхо40 дами первого операнда К-х вычислительных .ячеек (К=З, К+1) n/2+1-ro столбца матрицы, выходы и младших разрядов седьмого коммутатора соеди- нены соответственно с входами второго операнда первой и второй вычислительных ячеек столбцов с /2+1

no n матрицы, выходы n/2+1 старших разрядов седьмого коммутатора соединены соответственно с первой группой входов первого коммутатора, входы первого операнда устройства соединены соответственно с первой группой входов четвертого коммутатора, входами группы элементов НЕ, первой группой входов второго коммутатора, входами первого операндов первых вичислительных ячеек столбцов с n/2+1 по и матрицы, входы второго операнда устройства соединены соответственно с входами

60 младших разрядов сумматора остатка, первой группой входов седьмого коммутатора, первой группой входов пятого коммутатора, вторая группа входов которого соединена с входами, 65 логического нуля устройства, вторая

1059571

10

50

60

65 группа входов седьмого коммутатора соединена соответственно с выходами регистра остатка, выход знакового разряда которого соединен с управляющим входом сумматора-вычитателя частного, выходы сумматора остатка соединены соответственно с входами регистра остатка, входы третьего операнда устройства соединены соответственно с вторыми входами элементов ИЛИ каждого столбца с n/2+1 по и матрицы, с первыми группами входов шестого коммутатора, вторые группы входов которого соединены соответственно с выходами группы элементов НЕ, выходы шестого коммутатора соединены соответственно с входами элементов ИЛИ каждого столбца с 1 по и/ 2, выходы пятого коммутатора соединены соответственно с входами второго операнда второй и первой вычислительных ячеек каждого столбца с 1 по n/2 матрицы, выходы четвертого коммутатора соединены соответственно с входами первого операнда первой вычислительной ячейки каждого столбца с 1 по

n/2 матрицы, выход коммутатора операнда и выходы первого операнда к -х вычислительных ячеек (K= 1,1+1 ) n/2 столбца соединены соответственно с второй группой входов второго коммутатора, выходы суммы К-х вычислительных ячеек (K=1, k +1) n/2 столбца соединены соответственно с второй группой входов первого коммутатора, выходы суммы последних вычислительных ячеек М-ro столбца (М2, n/2) и К-х вычислительных ячеек (K=1, Лс+1) n/2 столбца матрицы соединены соответственно с первой группой входов сумматора остатка, :а выходы. суммы К-х вычислительных ячеек (К=1, +1 ) n столбца соединены соответственно с второй группой входов сумматора остатка, начиная с n/2-ro разряда, выходы суммы и переноса последних вычислительных ячеек каждого столбца с n /2-го по и матрицы соединены соответственно с первой и второй группами входов сумматора, выходы которого соединены соответственно с первой группой входов третьего коммутатора, вторая группа входов которого соединена соответственно с выходами переноса последних вычислительных ячеек каждого столбца с n/2+1 по и матрицы, выходы третьего коммутатора соединены соответственно с входами переноса коммутаторов переноса каждого столбца с n/2+1 по и матрицы, первой группой входов сумматора-вычитателя частного, входами регистра частного, второй группой входов четвертого коммутатора, выходы регистра частного соединены с второй группой входов сумматора-вычитателя частного соответственно, третий выход коммутатора переноса /2+1 столбца соединен с первым входом блока задания режимов, выход которого соединен с входами третьего и первого операндов последней вычисли-, тельной ячейки а/2-ro столбца матрицы, управляющий вход деления устройства соединен с управляющими входами всех коммутаторов и вторым входом блока задания режимов, третий вход которого соединен с управляющим входом извлечения корня устройства.

Вычислительная ячейка содержит элемент И, сумматор, кОммутатор, причем первый вход элемента И соединен с входом первого операнда и выходом первого операнда вычислительной ячейки, второй вход элемента И соединен с входом третьего операнда вычислительной ячейки, выход элемента И соединен с первым входом сумматора, второй вход которого соединен с входом второго операнда вычислительной ячейки, первым входом коммутатора, второй вход которого соединен с выходом сумматора, вход переноса в младший разряд и выход переноса которого соединены соответственно с входом переноса и выходом переноса вычислительной ячейки, первый и второй управляющие входы вычислительной ячейки, первый и второй управляющие входы вычислительной ячейки соединены соответственно с первым и вторым управляющими входами коммутатора и первыми выходами вычислительной ячейки, выход коммутатора соединен с выходом суммы вычислительной ячейки.

Коммутатор переноса содержит первый и второй элементы ИЛИ, первый и второй элементы НЕ, причем управляющий вход коммутатора переноса со- . единен с первым входом первого элемента ИЛИ и входом первого элемента НЕ, выход которого соединен,с первым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом первого элемента ИЛИ и входом переноса коммутатора переноса, выход второго элемента ИЛИ соединен с первым выходом коммутатора переноса и входом второго элемента НЕ, выход которого является вторым выходом коммутатора переноса, выход первого элемента ИЛИ является третьим выходом коммутатора переноса.

Блок задания режимов содержит элемент ИЛИ, элемент НЕ, элемент И, причем первый вход блока задания режимов соединен с первым входом элемента И, второй вход которого соединен с выходом элемента НЕ, вход которого соединен с выходом элемен1059571 вый вход 53 блока 5 задания режимов, второй вход 54 и третий вход

55 блок а задани я режимов, выход 56

;переноса второй части 2 матрицы, вход 57 переноса первой части 1 матрицы.

20

ЗО входов коммутатора 3, вход 51 третьего операнда устройства, первую 52

rpynny входов коммутатора 11, пер- 65 та ИЛИ, первый вход которого соеди,нен с вторым входом, а второй вход с третьим входом блока задания режимов, выходом блока задания режимов является выход элемента И.

На фиг. 1 приведена схема устройства для возведения в квадрат, извлечения квадратного корня, умножения и деления; на фиг. 2 .— схема первой части матрицы вычислительных ячеек; на фиг. 3 — схема второй части матрицы вычислительных ячеек; на фиг. 4 — схема блока задания режимов; на фиг. 5 схема коммутатора . переноса; на фиг. 6 — схема вычислительной ячейки .

Устройство содержит первую 1 и вторую 2 части матрицы вычислительных ячеек, (n/2+1)-разрядный первый коммутатор 3, (n/2)-разрядный второй коммутатор 4, блок 5 задания режимов, сумматор 6, третий

rr/2-разрядный коммутатор 7, и /2-разрядный четвертый коммутатор 8, и— разрядный пятый коммутатор 9, группу n/2 элементов НЕ 10, я/2- разрядный коммутатор 11, n/2- разрядный шестой коммутатор 12, (З /2+2)-разрядный сумматор 13 остатков, (Зп/2+

+2)-разрядный регистр 14 остатка, и/2-разрядный регистр 15 частного, и-разрядный сумматор 16 частного, входы второго операнда 17, первого операнда 18 и 19, вход второго операнда 20, третьего операнда 21 матрицы, вторую группу 22 входов коммутатора 3, первую группу 23 входов коммутатора 4, выходы суммы 24 и операнд 25, выход суммы 26, первую группу 27 входов сумматора 13 остатка, выходы 28 суммы матрицы, вто- <0 рую группу входов 29 сумматора 13 остатка, выходы 30 переноса матрицы, первую 31 и вторую 32 группу входов . сумматоров, первую 33 и вторую 34 группу входов третьего коммутатора 7, вторую 35 группу входов коммутатора 4, первую 36 группу входов сумматора-вычитателя 16 частного, входы 37 переноса матрицы, вторую

38 группу входов сумматора-вычитателя частного, вход 39 первого операS тора устройства, вторую 40 группу входов коммутатора 2, первую 41 группу входов коммутатора 4, вторую 42 группу входов коммутатора 11, вход 43 второго оператора, вторую

44 группу входов коммутатора 7, первую 45 и вторую 46 группы входов коммутатора 6, цервую 47 группу входов коммутатора 7, выход 48 знакового разряда регистра остатка, управляющий вход 49 сумматора-вычитателя частного, первую 50 группу

Иатрица (фиг. 2 и 3 ) содержит коммутаторы 58 переноса, коммутаторы 59 операнда, элементы ИЛИ 60, вычислительные ячейки 61, входы 62 первого операнда, входы 63 второго операнда, первые входы 64 элементов

ИЛИ, входы 65 третьего операнда, выходы 66 суммы вычислительных ячеек, выход 67 коммутатора операнда

59, выходы 68 первого операнда вычислительных ячеек, управляющие входы 69 коммутаторов переноса, вторые входы 70 элементов ИЛИ, входы

71 переноса вычислительных ячеек 61, входы 72 переноса коммутаторов 58 переноса, третий 73, второй 74, первый 75, выходы коммутаторов 58 переноса, первый 76 и второй 77 управляющие входы вычислительных ячеек

61, первый 78 .и второй 79 входы коммутатора операнда 59.

Блок 5 задания режимов (фиг. 4) содержит элемент И 80, элемент НЕ

81, элемент ИЛИ 82.

Коммутатор 58 переноса (фиг. 5) содержит элементы ИЛИ 83 и 84, элементы HE 85 и 86.

Вычислительная ячейка 61 содержит элемент И 87, сумматор 88, коммутатор 89.

Введенные в устройство коммутаторы обеспечивают подключение к входам матрицы информационных шин, соответствующих заданному типу операции. Блок задания режимов обеспечивает при: выполнении операций возведения в квадрат и умножения передачу сигнала переноса из второй части матрицы в первую. Сумматор при выполнении операции деления исключает пропадание старших разряцов остатков и связанное с этим искажение результата. Сумматор остатков предназначен для вычитания суммы неучтенных при определении старших (младших)разрядов частного частей делителя иэ остатка, получаемого после определения значения n/2-го .(n-го ) разряда частного.

Сумматор остатков преобразовывает также полученный полный остаток (в первом такте деления с учетом младших разрядов делимого) в прямой код. Код младших (n/2) разрядов частного может быть положительным или отрицательным. В. последнем случае сумматор частного осуществляет вычитание кода младших (я/2) разрядов частйого из кода старших (n/2) разрядов частного.

1059571

Устройство работает следующим образом.

1ри выполнении операции возведения в квадрат по входу .43 второго исходного операнда через пятый 9 и седьмой 12 коммутаторы на входы 20 матрицы вычислительных ячеек поступает 2п-разрядный код

00...00 при выполнении операции вида Y=A или код числа В при выполнении операции вида Y=A +В.

По входу 39 первого и по входу 51 второго исходных операндов код возводимого в квадрат числа A поступает соответственно на входы 19 (старшие и/2 разрядов - через четвертый коммутатор 8) и на входы 21 (старшие и/2. разрядов - через шестой коммутатор 11) матрицы вычислительных ячеек. В вычислительных ячейках 61.матрицы элементами И 87 вырабатываются поразрядные логические произведения возводимого в квадрат числа. Поразрядные логические произведения суммируются сумматорами

88 вычислительных ячеек б1. Переносы из вычислительной ячейки 61 старшего разряда каждого N-го столбца матрицы (М п/2) через сумматор б, коммутатор 7 и коммутаторы 58 пере.носа поступают для суммирования на входы вычислительной ячейки 61 старшего разряда (М-1 )-го столбца матрицы. Перенос из старшего разряда (n/2+1)-го столбца матрицы проходит, кроме того, через блок 5 задания режимов. Переносы/ из вычислительной ячейки 61 старшего разря-. да N-ro (М=п/2, n/2-1,. ° 3) столбца матрицы поступают для суммирования на входы вычислительной ячейки 61 старшего разряда (М-1)-ro столбца матрицы через соответствующие коммутаторы 58 переноса. ILpвый 3 и второй 4 коммутаторы пропускают соответственно полученны в первой части 1 матрицы код суммы с частных произведений и код старших разрядов возводимого в квадрат числа во вторую часть 2 матрицы.

Результат операции возведения в квадрат снимается с выходов Сумма 28 и -го столбца матрицы и с выходов Сумма 26 старших разрядов столбца матрицы (кроме первого).

Наличие сигналов на выходах 30 переноса вычислительных ячеек 61 старших разрядов первого и второго столбцов матрицы при выполнении операции вида Y=A +В говорит о переполнении.

Операция умножения выполняется за два такта. В первом такте по входу 39 поступает и -разрядный код .

:первого сомножителя A 1, а по входу 51 -n -разрядный код второго сомножителя А 2. 1Ълученный код на выходах Сумма 28 и 26 запоминается. Во втором такте по входу 39 поступает код второго сомножителя

А 2, а по входу 51 — код первого сомножителя A 1. Снимаемый после окончания переходных процессов с выходов 28 и 26 матрицы код суммиР уется с полученным в первом такте.

Результат суммирования — удвоенное произведение двух чисел (Y= 2 А

sA ). Если пО входу 43 второго исходного операнда на входы 20 мат2 рицы поступает код В 1, а во втором такте — код В 2, то результат операции будет соответствовать коду Y=B 1+2 A 1" A 2 В

Цэи выполнении операции извлече-, ния квадратного корня по входу 43 второго исходного операнда подается код подкоренного выражения, кото20 рый через пятый 9 и седьмой 12 коммутаторы проходит на входы 20 второй группы соответственно первой 1 и второй 2 частей матрицы. По входу 39 первого исходного операнда

25 и по входу 51 второго исходного операнда на входы матрицы вычислительных ячеек поступают соответственно коды 0...0 и 1...1 . В каждом

N-м столбце матрицы, начиная с перЩ вого,.из остатка от (N-1 )-го вычитания вычитается код а„а ° ..а „01 сдвинутый на два разряда в каждом последующем столбце матрицы относительно предыдущего. Сигналы с выхода

30 пеРеноса из старшего РазРяда N-ro столбца матрицы, соответствующий искомому значению а, поступает на вход соответствующего разряда регистра результата, а также через

4О коммутатор 58 переноса (во второй части 2 матрицы также через сумматор б и третий коммутатор 7 ) на входы 76 и 77 вычислительных ячеек

61 8 -го столбца матрицы для управ» ления выдачей остатка в (й+1 ) столбец матрицы и на вход 79 коммутатора операнда 59 N -го столбца матрицы для формирования кодов а„ а ...а„ ... .а. 01 (j=N+1, и-1). Сигнал ойерации извлечения квадратного

50 корня, поступающий по шине Извлечение в первую часть 1 матрицы и по шине Извлечение или деление во вторую 2 часть матрицы, управляет работой коммутаторов 58 переноса, 55 коммутаторов 59 операнда и используется при формировании дополнительного кода числа -а. a2...а„, „01

После окончания выполнения операции с выходов 28 II-го столбца матрицы

6О снимается,код остатка.

При выполнении операции деления код делимого поступает по входу 43 второго исходного операнда, инверсный код делителя — по входу 39

65 первого исходного операнда, по вхо1059571

12 ду 51 третьего исходного операнда поступает код 1...1,,а по шинам логического нуля на входы 46 пятого коммутатора 9 поступает код .0...0

Операция деления выполняется в два такта. В первом такте операции

5 деления код старших (Зп/2+1 ) разрядов. делимого проходит через седьмой коммутатор 12 на входы 17(через коммутатор 3 ) и на входы 20 второй части 2 матрицы. Код делителя посту- 10 пает на входы 18 (через второй коммутатор 4) и на входы 19 второй части 2 матрицы. В каждом N-м столбце (М=п/2+1,... и) второй части 2 матрицы осуществляется вычита- 15 ние в дополнительном коде делите

Р ля,имеющей вид ООап-1„-2...а. -N+1

0à . из кода остатка, йоступающего с выходов 66 (N-1)-го столбца матрицы, дополненного в двух младших 20 разрядах соответствующими двумя разрядами кода делимого. Формирующиеся в сумматор 6 переносы проходят через третий коммутатор 7, поступают на входы регистра старших 25 разрядов частного 15, по входам 37 матрицы - в соответствующие коммутаторы 58 переноса и на входы четвертого коммутатора 8. Код на выходах переноса сумматора б соответ- 30 ствует старшим n/2 разрядам частного с точностью до младшего из них (при условии, что делитель нормалиэован, в противном случае точность может быгь ниже ). Коммутаторы 58 переноса в зависимости от полученного кода разряда частного управляют выдачей остатка из ф-ro в (и+1) -й столбец матрицы. Четвертый коммутатор 8 пропускает код 40 старших разрядов частного на вхо.ды 19 первой части 1 матрицы. На входы 21 первой части 1 матрицы через группу элементов НЕ 10 и шестой коммутатор 11 проходит прямой код соответствующих младших разрядов делителя. В первой части 1 матрицы осуществляется суммирование и/2 кодов вида Оап,4., ао (N=n/2+1,..., n) и и/2 кодов вида

0an„00... О, причем суммирование 50 каждого из этих кодов осуществляется вычислительными ячейками, расположенными по диагонали в разных столбцах первой части 1 матрицы °

Сумма указанных кодов соответствует 55 сумме частей делителя, не участвовавших в вычитании во второй части 2 матрицы (с учетом полученных значений соответствующих разрядов частного ). Процесс суммирования в первой части 1 матрицы заканчивается к моменту завершения переходных процессов во второй части 2 матрицы. Устрбйство позволяет выполнять операции виДа y=A2 (= А1 А2, IY=A2+В, Ч=6„+2А1А2+В2, (= VC M Y- С/м; и Y=c/à. Операция деления реализуется в предлагаемом устройстве беэ увеличения количества вычислительных ячеек в матрице и без снижения быстродействия при выполнении других операций..Суьщирование в orLepaциях вида y= А2+8 и =В„+2А1А2+В2 производится без аппаратурных и временных затрат. В предлагаемом устройстве операции над числами с разрядностью в два раза меньше основной выполняются с большим быстродействием, кроме того, в этом случае возможно одновременное выполнение двух операций различных видов (в первой и второй частях матрицы). Устройство содержит (ъ2+5Л-2 )/2 вычислительных ячеек, семь коммутаторов с общей разрядностью 5п+2, три сумматора с общей разрядностью Зп+2 и два ре. гистра с общей разрядностью 2n+2.

"В устройстве-прототипе матрица содержит (Зп2 — „)/2 вычислительных ячеек и 2п+1 разрядный сумматор. Затраты на одну вычислительную ячейку превышают в два раза затраты на один разряд коммутатора и сумматора.

Сравним затраты оборудования, выраженные в количестве разрядов сумматоров и коммутаторов и количестве п вычислительных ячеек, прототипа и предлагаемого устройства.

12п -2п 4 < 12n <6n+2

2 2

+4п+1=

1

4п +30n-2

4.п + ЗЮп+10

Р— +5п+2+Зп+2+2п+2 =

2 . где P — затраты оборудования в про1 тотипе;

P - затраты оборудования предлагаемого устройства.

2 р р 8п -29п-8 4 2 (4 +

Йз решения уравнения Р„-Р2>0 следует, что.предлагаемое устройство обладает меньшими аппаратурными затратами при и >,4, где и — разрядность операндов.

1059571

1059571

1.059571

6Ô

70 60

71

61

6.7

6 61

2! бФ

70 60 71

77 б5

77 б.7„77

Ж

7 60

77 бб

20 бб

77

76 77

6 8

6! 66

6Õ ег

61 бб 26

77 7

И

6$, 62

76

61 бб

76 74

17 6J

77 У

77 7

17 6Ю

74

58 я

726, фиа,7

76 20

71 7У 5

61

N 77

@ 61 66

77 б б2 61

7 77

65 68

61 66

61 66 26

76 20

7У 5Я ,6! 66

6f 66

78 77

68 б!

76 "

61 66

6Â

Ю

62 И

67

65 б бг б!

6,7

65 76

62 61 бГ

7б

61

Ю

65 76

62 61 и

78

7Я 5У

65 26

1059571

Составитель А.Казанский

Корректор А ° Дзятко

Редактор A.Власенко Техред N.Надь

Заказ 9842/53 . Тираж 706

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/

4/5

Р I/ я 4

Филиал ППП Патент, г. Ужгород, ул. Проектная,