Резервированное запоминающее устройство

 

1. РЕЗЕРВИРОВ/5НИОЕ ЗАПОМИНАЮЩЕЕ УСТРОПСТВО, содержащее регистр адреса, выходы которого подключены к адресным входам первого и второго основных и резервного блоков памяти , первый и второй сумматоры, первые входьт которых подключены к выходам основных блоков памяти ,первые и вторые группы элементов И ,выxoд J которых являются информационными выходами устройства, отличающееся тем, что, с целью повышения надежности устройства , в него введены третья, четвертая и пятая группы элементов И, третий и четвертый сумматоры, регистры числа, дешифратор ошибки и блок местного управления, один из выходов которого является управляющим выходом устройства , а другие выходы подключены к первым входам элементов И первой и второй групп, к управляющим входам блоков памяти и к установочным входам регистров числа, одни из входов блока местного управления являются управляющими входами устройства, а другой вход подключен к выходу дешифратора ошибки, вход которого подключен соответственно к первьтм входам элементов И третьей, четвертой и пятой групп и к выходу четвертого сумматора, входы которого подключены соответственно х вторым входам элементов И первой группы и прямому выходу первого регистра числа, к прямому выходу третьего регистра числа. к вторым входам элементов И второй группы и прямому выходу второго регистра числа, инверсные выходы регистров числа подключены к информационным входам соответствукхдих блоков памяти, первому входу третьего сумматора и вторым входсич1 первого и второго сумматоров, а счетные входы регистров числа соединены с выходами элементов И третьей, четвертой и пятой групп, вторые входы которых подключены к выходам соответствующих сумматоров, второй вход третьего сумматора подключен к выходу резервного блока памяти. 2. Устройство по п. 1, отличающееся тем, что, блок местного управления содержит регистры (Л Ьявига, элементы И, элементы ИЛИ, RS -триггер, элемент задержки, элемент НЕ и дешифратор команд, входы которого подключены соответственно к первым входам первого и второго элементов И, к одному из входов RS -триггера, выходу последнего разряда первого и информационному входу второго регистров сдвига, к выходу второго разряда второгорегистра сдвига , к тактовым входам первого, второго и информационному входу третьего регистров сдвига и выходу первого элемента ИЛИ, первый вход которого соединен с информационным входом первого регистра и другим входом RS-триг гера, а второй вход - с выходом второго разряда третьего регистра сдвига , выход первого разряда которого подключен к второму входу второго элемента и, а установочный и тактовый входы - соответственно к выходу элемента НЕ и установочным входам первого и второго регистров сдвига, к первому входу третьего и третьему входу второго элементов И соответственно , причем четвертый вхЬд второго элемента И подключен к инверсному выходу триггера, а выход - к первому

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИ4ЕСКИХ

РЕСПУБЛИН

З(51) G 11 С 29 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3506734/18-24 (22) 27.10.82 (46) 30.01.84. Вюл. Р 4 (72) В.А Настин, В.П.Петровский и В.Г.Полукеен (53) 681.327.6(088.8) (56) 1. Авторское свидетельство СССР

Р 780049, кл. G 11 C29/00, 1979.

2. Авторское свидетельство СССР по заявке Р 2942873/18-24, кл. G 11 С 29/00, 1980 (прототип) . (54 ) (57 ) 1 . РЕЗЕРВИРОВР ННОЕ ЗАПО14ИНА(0ЩЕЕ УСТРОПС1 ВО, содержащее регистр адреса, выходь которого подключены к адресным вхздам первого и второго основных и резервного блоков памяти, первый и второй сумматоры, первые входы которых подключены к выходам основных бло кон памяти, первые и вторые группы элементов Ч,выходы которых являются информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью гонышения надежности устройства, в него введены третья, четвертая и пятая группы элементов И, третий и четвертый сумматоры, регистры числа, дешифратор ошибки и блок местного управления, один из выходов которого является управляющим выходом устройства, а другие ныходы подключены к первым входам элементов И первой и второй групп, к управляющим входам блоков памяти и к установочным входам регистров числа, одни из входов блока местного управления являются управляющими входами устройства, а другой вход подключен к выходу дешифратора QLtибки, вход которого подключен соответственно к первьм входам элементов И третьей четвертой и пятой групп и к выходу четвертого сумматора, входы которого подключены соответственно к вторым входам элементов И первой группы и прямому выходу первого регистра числа, к прямому выходу третьего регистра числа, „„SU„„ 070608 к вторым входам элементов И нторой группы и прямому выходу второго регистра числа, vннерсные выходы регист он числа подключены к информационным входам соответствующих блоков памяти, первому входу третьего сумматора и BTopbIM входам первого и второго сумматоров, а счетные входы регистров числа соединены с выходами элементов И третьей, четвертой и пятой ггупп, вторые входы которых подключены к выходам соотнетствукицих сумматоров, второй вход третьего сумматора подключен к выходу резернного блока памяти.

2. Устройство по п. 1, о т л и — д ч а ю Ш е е с я тем, что блок местного управления содержит регистры (=днига, элементы И, элементы ИЛИ, R5 †тригг, элемент задержки, эле-,ю мент НЕ и дешифратор команд, входы 5 которого подключены соответственно к первым входам первого и второго ф элементов И, к одному из входов

Р5 -триггера, выходу по-леднего разряда первого и информационному входу второго регистров сдвига, к выходу второго разряда второго регистра сдвига, к тактовым входам первого, второго и информационному входу третьего регистров сдвига и выходу первого элемента ИЛИ, первый. вход которого соединен с инфогмационным входом первого регистра и другим входом RS -триг гера, а второй вход — с выходом второго разряда третьего регистра сдвига, выход первого разряда которого подключен к второму входу второго элемента И, а установочный и тактовый входы — соответственно к выходу элемента НЕ и установочным входам первого и второго регистрон сдвига, к первому входу третьего и третьему входу второго элементов И соответственно, причем четвертый нхОд второго элемента И подключен к инверсному выходу триггера, а выход — к первому

1070608 второй вход третьего сумматора подключен к выходу резервного блока памяти.

При этом блок местного управления содержит регистры сдвига, элементы

И, элементы ИЛИ, Р -триггер, элемент задержки, элемент HE и дешифратор команд, входы которого подключены соответственно к первым входам первого и второго элементов И, к одному из входов RS -триггера, выходу послед- 10 него разряда первого и информационному входу второго регистров сдвига, к выходу второго разряда второго регистра сдвига, к тактовым входам первого, второго и информационному входу третьего регистров сдвига и выходу первого элемента ИЛИ, первый вход которого соединен с информационным входом первого регистра и другим входом R5 -триггера,. а второй

2О вход — с выходом второго разряда третьего регистра сдвига, выход первого разряда которого подключен к второму входу второго элемента И, а установочный и тактовый входы— соответственно к выходу элемента HE и установочным входам первого и второго регистров сдвига, к первому входу третьего и третьему входу второго элементов И соответственно, причем четвертый вход второго элемента

И подключен к инверсному выходу триггера, а выход — к первому эходу второго элемента ИЛИ, второй вход которого соединен с входом элемента

НЕ и выходом элемента задержки, вход которого соединен с выходом третьего элемента И, второй вход которого подключен к второму входу первого элемента И и выходу третьего элемента ИЛИ, входы которого соединены с 46 первым и вторым выходами дешифратора, команд, причем информационный вход первого, тактовый вход третьего регистров сдвига и один из входов дешифратора команд являются входами блока, выходами которого являются соответственно выходы первого элемента И, третьего элемента ИЛИ, третий и четвертый выходы дешифратора, выход второго элемента ИЛИ. 50

На фиг. 1 изображена функциональная схема предлагаемого устройства; на фиг. 2 — функциональная схема блока местного управления; на фиг.3временная диаграмма работы устройства.

Устройство (фиг, 1) содержит регистр 1 адреса, первый 2 и второй 3 основные блоки памяти, резервный блок 4 памяти, предназначенный для хранения поразрядной суммы по модулю 6О два информации с одинаковыми адресами из основных блоков памяти, первый

5, второй б, третий 7 и четвертый

8 сумматоры, первую 9, вторую 10, третью ll, четвертую 12 и пятую 13 65

Группы элементов И, первый 14, второй 15 и третий 16 регистры числа, дешифратор 17 ошибки, блок 18 местного управления со входами 19 и 20.

Блок i8 имеет выходы 21-25, выходы

26 и 27 соответственно элементов И первой и второй групп являются инфор- мационными выходами устройства. При этом разрядность всех регистров, су-.п,атороэ,. дешифратора и элементов

H равна разрядности информации, cMHтываемой inc каждому Hз 5JIQKGB памяти. Все сумматоры устройства осуществляют сложение по модулю два.

Тактовые входы регистров не показаны.

Блок местного управления (фиг. 2) содержит первый 28, второй 29 и третий 30 регистры сдвига, ВЭ -триггер

3i,. дешифратор 32 команд, первый

33,. второй 34 и третий 35 элементы

И, первый 36, второй 37 и третий

38 элементы ИЛИ, элемент 39 задержки, элемент HE 40, причем первый регистр 28 содержит К разрядов, где К определяет количество повторных считываний, задаваемых при конкретной реализации устройства. На фиг. 2 приведена также таблица истин. ности для дешифратора 32.

На фиг. 3 показана работа устройства при выполнении первого регистра сдвига 28 в блоке 18 местного управления для К = 3.

Устройство работает следующим образом.

B исходном состоянии все регистры

14- 16 установлены в состояние логичекой 1 . С инверсных выходов регистров снимаются сигналы логического 0 и подаются на входы соответственно первого 5, второго б и третьего 7 сумматоров, а с прямых выходов всех регистров снимаются сигналы логической 1 и подаются на входы сумматора 8, после сложения на котором образуются сигналы логической 1 в каждом разряде и подаются на входы элементов И 11-13, подготавливая их для прохождения считываемой из блоков памяти информации

После занесения в регистр 1 адре1 са номера ячейки, с которой производится считывание, э блок 18 по входу

19 поступает сигнал внешнего считывания, который запускает генерацию опорных импульсов р из которых Впослед ствии сформируются управляющие сигналы, и через выход 24 попадает на входы считывания блоков 2-4 памяти.

Считанная по этому сигналу информация из блоков 2-4 памяти подается на одни из входов соответствующих сумматоров 5-7, складывается с нулевой информацией на других входах этих же сумматоров и, не претерпевая изменений, проходит через элементы

И 11-13 иа запись э регистры 14-16.

1070608

Таким образом считанная из блоков

2-4 памяти информация оказывается записанной в соответствующий регистр чи сла, с прямых выходов которых она поступает на входы сумматора 8. При

1 том в случае исправности устройства осле сложения входной информации на выходе каждого разряда сумматора

8 появится логический 0 . По этой информации дешифратор 17 ошибки вы- дает в блок 18 сигнал логического 0, по которому там сформируется стробирующий импульс на выходе 22 и разрешит выдачу информации с первого 14 и второго 15 регистров числа через элементы И 9 и 10 на информационные выходы 26 и 27 устройства.

При этом с выхода 21 устройства выходит сигнал логического 0, подтверждающий истинность выдаваемой информации. 20

В случае наличия ошибок в информации, снимаемой с регистров чи сла, после ее сложения четвертым сумматором 8 на выходах его соответствующих разрядов сохранится сигнал логической 1, который обнаруживается дешифратором 17 ошибки и поступает в блок 18, который по выходу 25 выдает сигнал установки в единичное (исходное) состояние всех регистров 30

14-16< а по выходу 24 — сигнал повторного считывания.

Если повторное считывание падвтерждает наличие ошибки, та блок 18 не формирует очередного сигнала устновки регистров в исходное состояние, а подает по выходу 23 сигнал записи, который поступает на входы блоков 2-4 памяти. По этому сигналу в блоки 2-4 запишестя инверсный код соответствующих регистров 14-16.

После этого с выхода 24 вновь поступает сигнал на считывание. При этом на каждом из сумматоров 5-7 происходит сложение инверсного кода соответствующего регистра 14-16 с 4з инверсным кодом, считанным из соответствующего блока 2-4 памяти. В случае исправности ячеек памяти после сложения на выходах всех разрядов сумматоров 5-7 должен появиться 5Î сигнал логического 0, который через элементы И 11-13 не пройдет и не изменит состояния регистров

14-16. Логическая 1 на выходах этих су<матаров появится в тех раз-рядах, которые оказались нексправными в блоках 2-4 памяти к поэтому не пракнверткравались. В та же время эти искаженные разряды записанной ранее в регистры 14- 16 информации после сложения на сум<атаре 8 даду . сигналы логической 1 на выходах тех же разрядов сумматора, к, следовательно,на соответствующих входах элементов И 11 — 13.Таким образом че-рез элементы И 11-13, пройдет логи-ческая 1 только в тех разрядах, которые в блоках 2-4 памяти оказались нексправнымк. Этк сигналы поступят на счетные входы соатветствуюшкx разрядов регистров 14 — 16 к кэменя кх <=остаяние, произведя тем самым исправление ошибок. Исправленная информация после сложения на сумма,а ре 8 дает во всех разрядах логический 0, чта свидетельствует а достоверности выдаваемой из устрой:тва информации, вь|ход которой будет разрешен сигналом с выхода 22, фар— мкруемым в блоке 18 сразу же после последнего сигнала считывания независима ат результатов; коррекции.

После этага блок 1" сигналом па выходу 25 устанавлизает регистры 1416 в ксхадное единичное состояние к устройство вновь гатова к дальне- :.— шей рабате.

Таким образом предлагаемое устройство, по сравнению с прототипам обеспечивает исправную работу зап=". è !n>cis его устройства прк наличии ат.<азов в разных разрядах одноименных ячеек основных к резервного блоков памяти, а налкчке скгнала ошибки, выдаваемого вместе с информационным словом абоненту, позволяет метить искаженные слова, чтоб в дальнейшем иметь возможность арганкзавать кх восстановление либо па результатам контрольного суммирования массква, либо путем перезаписи кз другого массива в случае циклкческага хара:; тера выдаваемой информации.

f070608

Таблица иппи иноки

afN ащиФрад70)и Юг

-лоа. Оили f

Риг. Я

1070608 асхад гд

Зход 1У

Выход влемвнпт ипи 36

Зааись 6 Рввас Юы ж,zy, е выход суммам фи В

Выход Г4

Выход 85

Выход Ы

Выход 81

Риа. Я

Составитель В.Рудаков

Редактор И.Ткач Текред Т.Фанта Корректор С.Шекмар

Заказ 11690/49 Тираж 575 Подписное

BHHHGH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4j5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4