Устройство для исправления ошибок в блоках памяти

 

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК В БЛОКАХ ПАМЯТИ, содержащее генератор кода ошибок, индикаторы неисправностей, элементы И и блок коррекции ошибок, причем входы генератора кода ошибок являются входами устройства, а выходы подключены к входам индикаторов неисправностей и к одним из входов элементов И, другие входы которых соединены с выходами индикаторов неисправностей, а выходы подключены к одним из входов блока коррекции ошибок, другие входы которых соединены с входами устройства, а выходы блока коррекции ошибок являются выходами устройства, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены ы двухвходовых суммато-ров по модулю Два и (Ь+1) -входовой сумматор по модулю два (где п - разрядность блоков памяти), причем одни из входов двухвходовых с тчматоров по модулю два соединены с одними из выходов генератора кода ошибок и являются одними из контрольных выходов устройства, другие, входы двухвходовых сумг аторов по модулю два и одни из входов (п+1)-входового Q Сумматора по модулю два подключены к другим выходам генератора кода ошибок, а выходы двухвходовых сумматоров по модулю два подключены к (| другим входам ( п + 1 гвходового сумматора по модулю два и являются сов- В местно с выходом ( п + 1)-входового сумматора по мод,лю два другими контрольньами выходами устройства.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

005 А (19) (111

3(59 Я 1 С 2 9 / 0 0

1 а gi.

1.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ.ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3347426/18-24 (22) 19.10.81 (46) 30.01.84. Бюл. Р 4 (72) В.A.Зиновьев, Ю.П.Пятошин, Н.В.Семаков и В.А.Тузиков (53) 681.327(.088.8) (56) 1. Обнаружение и исправление ошибок в дискретных устройствах.

Под ред. В.С.Толстякова. М., Советское . радио, 1972, с.11.

2. Авторское свидетельство СССР

9 765883, кл. 5 11 С 29/00, 1978 (прототип) . (54) (57) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ

ОШИБОК В БЛОКАХ ПАМЯТИ, содержащее генератор кода ошибок, индикаторы неисправностей, элементы И и блок коррекции ошибок, причем входы генератора кода ошибок являются входами устройства, а выходы подключены к входам индикаторов неисправностей и к одним из входов элементов И, другие входы которых соединены с выходами индикаторов неисправностей, а выходы подключены к одним из входов блока коррекции ошибок, другие входы которых соединены с входами устройства, а выходы блока коррекции ошибок являются выходами устройства, о т л и

Ъ ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены N двухвходовых сумматоров по модулю два и (i+1) -входовой сумматор". по модулю два (где n — разрядность блоков памяти), причем одни из входов двухвходовых сумматоров по модулю два соединены с одними из выходов генератора кода ошибок и являются одними из контрольных выходов устройства, другие входы двухвходовых сумматоров по модулю два и одни из входов (и+1)-входового сумматора по модулю два подклкчены. к другим выходам генератора кода ошибок, а выходы двухвходовых сумматоров по модулю два подключены к другим входам (и+1 ;входового сумматора по модулю два и являются сов- р местно с выходом (и+1)-входового сумматора по модулю два другими контрольными выходами устройства.

1070605

Изобретение относится к вычислительнОй технике и мОжет быть использовано в качестве устройства для исправлепия ошибок в цифровой памяти, Известно устройство для исправления ошибок в блоках памяти, содержащее кодирующую схему- декодирующую схему, дешифратор, элементы ИЛИ и задержки (11.

Недостатками известного устройства являются большие аппаратурные затраты и невысокое быстродействие.

Наиболее близким техническим решением к предлагаемому является устройство дл» испр-вления ошибок

1блоках памяти, содержацее послецо- 15 ательно соединенные генератор кода ошибок, индикаторы неисправностей, элементы И и блок коррекции ошибок, а также блок кодирования и контроля, связапный с выходом генератора кода ошибок (2,1, В указанном устройстве форилрование контрольных разрядов в блоке кодирования и контроля осуществляется последовательно, что приводит к большим и разным задержкам в контроль. ных разрядах„ вследствие чего существенно снижается быстродействие устройства.

Пель изобретения — повышение

ЗО быстродей стаи я у строй ства .

Поставленная цель достигается тем, что в устройство для исправления ошибок в блоках памяти, содержащее генератор кода ошибок, индикато- 35 ры неисправ:orтей,. элементы И и блок коррекции ошибок, причем входы генератора кода ошибок являются входами устройства, а выходы подключены к входам индикаторов неисправностей 4() и к одним из входов элементов И, другие входы которых соединены с выходами индикаторов неисправностегл а выходы подключены к одним из входов блока коррекции ошибок, другие входы которых .соединены с Hõoäàìè устройства,„ а выходы блока коррекции ошибок являются выходами устройства, введены М днухвходовых сумматоров и (EI+ 1) -входовой сумма5О тор по модулю два (где E. — разрядиость блоков памяти), причем одни из входов двухвхоцовых сумматоров по модулю два соединены с одними из выходов генератора кода о|ибок и являются одними из контрольных выходов устройства, другие входы двухвходовых сумматоров по модулю два и одни из входов ((I+1) -входового сумматора по модулю.два подключены к другим выходам генератора кода ошибок, а выходы двухвхОДОвых суммаTopoB ПО МОдулю два подключены к другим входам (1 -)1)-входового сумматора по модулю два и являЮтся совместно с выходом (п.)-1) -входового сумматора по модулю 65

Перечисленные блоки устройства соединены в соотве-ствии с проверочной матрицей, содержащей 1 1 подматриц размера n(2EE +1),, причем пер=..àÿ подматрица образована из единичной матрицы порядка п и матрицы, полученной добавлением к единичной матрице Я вЂ” 2 порядка r, снизу строки из и нулей. Последуюцие подматри..-:,ы образованы из первой подматрицы с

IIOMOL" ÜH ЦИКЛИЧЕСКОЙ ПЕPCCTcEHOBEEH ЕЕ последних 1 +1 строк.

Последняя И вЂ” я подматрица обоа-ова.на из нулевой матрицы порядка и единичной матрицы порядка и и пригисанной снизу строки из П единиц:

Первая H 1ч — я подматрицы проверсчной матрицы соответствуют контрольным разрядам, а.остальные ("I -2) информационньм.

Например, проверочная ма:рица,. в соответствии с которой выполнены соединения на фиг = 1 . Имее след.:.юций вид".

1000 1000 1000

0О00

0000

0100 0100 0100

0010 0010 0010 ОООО

0001 0001 ООО

1000 0000 0001

0000

1000

0100 1000 0000 0100

0010 G100 1000 0010

0001 0010 0100 0001

0000 0001 0010 1111 два другими контрольны ял выходами устройства.

На фиг. 1а,б,-в,г показана структурная схема устройства для исправления ошибок в К блоках памя= è (для и = 4 и о = 4); на фиг. 2 — структурная схема генератора кода ошибок.

Устройство для исправления ошибок в блоках памяти содержит (фиг. 1) генератор 1 кода ошибок, индикаторы

2-5 неисправностей, элементы И 6--21, блок 22 коррекции ошибок, имеющий две группы 23 и 24 входов, двухвходовые сумматоры 25-28 по модулю два и пятивходовой сумматор 29 по модулю два (в обцем случае n+1-входовой„ где n — разрядность блоков памяти, к которым подключается устройство).

При этом блок 22 коррекции ошибок содержит сумматоры 30-45 по модулю два.

Генератор л кода ошибок (фиг, 2) выполнен на сумматорах 45-54 пo мo 1улю два.

1070605

Каждый из чп входов устройства соответствует одному столбцу проверочной матрицы, каждый из 2я +1 сумматоров 46-54 по модулю два, составляющих генератор 1 кода ошибок, соответствует одной строке проверочной матрицы. Входы сумматоров 46-54 .по Модулю два подключены к входам устройства в соответствии с положе.нием единиц, в строках проверочной матрицы.

Устройство может работать в режимах записи и считывания информации.

Кодирование информации в режиме записи ее блока памяти осуществляется посредством генератора 1 кода ошибок и сумматоров 25-29. Остальные блоки устройства в этом режиме работы не используются. При кодировании на (Я -2n) входах устройства, соответ ствующих разрядам информационных блоков памяти (нижние восемь входов устройства), поступают сигналы, соответствующие информационной части кодируемого слова. Ч остальные 2п входов, соответствующих разрядам контрольных блоков памяти (верхние восемь входов устройства), подаются ули.

При этом код ошибок, отображаемый сигналами на выходах генератора

1 кода ошибок, имеет такой вид, как если бы в правильно декодированном слове возникли ошибки, превратившие все 2п контрольных сигналов в нули.

Сигналы с выхода генератора 1 кода ошибок подаются, описанным выше образом, на входы сумматоров 25-.29, в которых формируются контрольные разряды, снимаемые с их вьходов. При кодировании сумматоры 25-29 выполняют также функцию динамической проверки исправности цепей кодирования.

На выходе сумматора 29 образуется сумма по модулю два всех элементов кода ошибок.

Так как код ошибок всегда содержит четное число единиц, то при исправном генераторе 1 кода ошибок и сумматорах 25-29 сигнал на выходе . сумматора 29 равен нулю. Одиночные. и другие ошибки в цепях кодирования приводят к появлению на этом выходе

*, иhyцы.

При декодировании в режиме считывания используются все блокй устройства. При отсутствии ошибок считанные сигналы проходят на выход устройства оез изменений. Если возникшие ошибки ограничены разрядами какого- либо одного блока IIBMHTH p то код ошибок, полученных на выходе генератора 1 кода ошибок, распознается индикаторами неисправйостей 2-5.

Каждый из них реагирует только на свой код. Выходной сигнал соответст ствующего индикатора неисправности открывает все элементь И, относящиеся к блоку памяти, в котором произошла ошибка. Через них на одни иэ входов этой же группы сумматоров

30-45, составляющих блок 22 коррекции ошибок, подаются сигналы с и смежных выходов генератора 1 кода ошибок. При этом, если на вход из группы 23 входов какого-либо двухвходового сумматора 30-45 блока 22

25 коррекции ошибок поступает единичный сигнал, что указывает на ойибочность сигнала на входе из группы 24 входов, на выходе этого сумматора образуется исправленный сигнал, обратный сигналу на входе из группы

23 входов. Сумматоры 25-29 при декодировании выполняют функцию проверки четности кода ошибок.

Предлагаемое устройство для исправления ошибок в блоках памяти по сравнению с прототипом отличается значительно меньшей задержкой при вычислении контрольных разрядов, причем задержка постоянна и не зависит от величины и, в то время как в прототипе задержка для разных разрядов различна и принимает все значения от 0 до (n -1) т.е. мак =имальная -адержка возрастает с ростом и пропорционально величине и .

Обеспечение минимальной задержки кодирования позволяет применить устройство для исправления ошибок в блоках памяти повышенного быстродейст вия. ovo os

Составитель В.Рудаков

Редактор М.Ткач Техред Л, Мартяшова Корректор С.Шекмар

Закаэ 15.690/49 Тираж Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, F-35, Раушская наб., д.4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4