Комбинационный сумматор

 

КОМБИНАЦИОННЫЙ СУММАТОР, содерхсащий в каждом разряде десять элементов И и четыре элемента ИЛИ, причем входы первого элемента И соединены соответственно с входами инверсного значения первого операнда, прямого значения второго операнда и инверсного значения переноса из предыдущего разряда сумматора, входы второго элемента .И соединены соответственно с входами прямого значения первого операнда, инверсного значения второго операнда и инверсного значения переноса из предыдущего разряда cy мaтopa, входы третьего элемента И соединены соответственно с входами инверсных значений первого и второго операндов сумматора, входы .четвертого элемента И соединены соответственно с входами прямых значений первого и второго операндов сумматора, входы пятого элемента И соединены соответственно с входами инверсного значения первого операнда, прямого значения второго операнда и прямого значения переноса из предыдущего разряда сумматора, вхбды шестого элемента И соединены соответственно с входами прямого зпачения первого операнда, инверсного значения второго операнда и прягтаго значения переноса из предыдущего разряда сумматора , входы седьмого элемента И соединены СООТВЕ; гственно с входами )x значений первого и второго операндов и прямого значения переноса из предыдущего разряда сумматора, входы восьмого элемента И соединены соответственно с входами инверсных значений первого и второго операндов и инверсного значения переноса из предыдущего разряда cyMT/iaTopa, выходы первого, второго и третьего элементов И подключены к соответствующим входам первого элемента МЛН, выходы четвертого , пятого и шестого элементов И подключены к соответствующим входам второго элемента ИЛИ, выходы седьмого и восьмого элементов И Q S подключены соответственно к первым (Л входам третьего и четвертого элементов ИЛИ, выход первого элемента ИЛИ соединен с первым входом девятого элемента И, отличающийся тем,- что, с целью упрощения комбинационного сумматора, он содержит одиннадцатый элемент И, причем выходы первого и второго элементов ИЛИ соединены соответствен но с выходами инверсного и прямого значений переноса в следующий 00 разряд сумматора и первым и вторым NP входами десятого элемента И, осталььо ные входы которого соединены с входами прямого и инверсного значений о . первого и второго операндов .сумматора , а выход - с вторыми входами третьего и четвертого элементов ИЛИ, третий, четвертый и пятый входы третьего элемента ИЛИ соединены :соответственно с выходами первого, второго и девятого элементов И, а третий, четвертый и пятый входы четвертого элемента ИЛИ соединены соответственно с выходами пятого, шестого и одиннадцатого элементов И, выход третьего элемента ИЛИ соединен с выходом прямого значения суммы сумматора, с четвертьлм вхо

1078426

Изобретение относится к вычислительной технике и может быть исполь зовано в процессорах ЭБМ.

Известен асинхронный сумматор, выполненный на триггерах, у которого увеличение быстродействия достигается за счет обеспечения работы по реальным задержкам путем индикации моментов окончания переходных процессов 1,1).

Недостатком известного асинхронного сумматора является сравнительно низкое быстродействие: один разряд по быстродействию эквивалентен

7-8-уровневой комбинационной схеме. 15

Наиболее близким техническим решением к предлагаемому является комбинационный сумматор, содержащий в каждом разряде десять элементов

И и четыре элемента ИЛИ, причем входы первого элемента И соединены соответственно с входами инверсного значения первого операнда, прямого значения второго операнда и инверсного значения переноса из предыду- 25 щего разряда сумматора, входы второго элемента И соединены соответственно с входами прямого значения первого операнда, инверсного значения второго операнда и инверсного значения переноса из предыдущего разряда сумматора, входы третьего элемента И соединены соответственно с входами инверсных значений первого и второго операндов сумматора, а входы четвертого элемента И соединены соответственно с входами прямых значений первого и второго операндов сумматора, входы пятого эле— мента И соединены соответственно с входами инверсного значения пер- 40 вого операнда, прямого значения второго операнда и прямого значения переноса из предыдущего разряда сумматора, входы шестого элемента И соединены соответственно 45 с входами прямого значения первого операнда, инверсного значения второго операнда и прямого значения переноса из предыдущего разряда сумматора, входы седьмого элемента И 50 соединены соответственно с входами прямых значений первого и второго операндов и прямого значения переноса из предыдущего разряда сумматора, входы восьмого элемента И соединены соответственно с входами первого и второго операндов и инверсного значения переноса из предыдущего разряда сумматора, выходы первого, второго и третьего элементов И подключены к соответствующим входам первого элемента ИЛИ, выходы четвертого, пятого и шестого элементов.И подключены к соответствующим входам второго элемента ИЛИ, выходы седьмоro и восьмого элемента И подключены соответственно к первым входам третьего и четвертого элементов ИЛИ, выход первого элемента ИЛИ соединен с первым входом девятого элемента И и с входами третьего элемента ИЛИ, вторые входы девятого.и десятого элементов И соединены с выходом третьего элемента ИЛИ и выходом суммы данного разряда сумматора, а выходы — с первыми входами четвертого и пятого элементов ИЛИ, вторые входы которых соединены соответственно с выходами восьмого элемента И и второго элемента ИЛИ, а выходы — с выходами инверсного и прямого значений переноса в последующий разряд сумматора (2j.

Недостатком такого сумматора является сложность конструкции из-за избыточного количества входов и выходов сумматора. Действительно, для реализации сумматора с использованием его максимального быстродействия путем обеспечения работы по реальным задержкам элементов и индикации моментов окончания переходных процессов сумматор должен иметь выходы не только значения суммы каждого разряда, но и переноса последние и подаются на вход индикатора окончания переходных процессов. Кроме того, в сумматоре не индицируется инертное состояние входов сумматора, что также является его недостатком, так как требу20 л, и11, пер 1з() ГО, BT0рого и cE äüìÎГО элементов 11 и c вторым входом девятого элемРнта 11 третий Вход ко торого соединен с входом прямого зна-. ния переноса из предыдущего разряда сумматора, выход четвертого элемента ИЛИ соединен с четвертыми входами пя то го, шестого и во сьмо го элементов 11, с выходом инверсного значения суммы сумматора и с первым входом одиннадцатого элемента

И, второй и третий входы которого соединены соответственно с выходом второго элемента ИЛИ и с входом инверсного значения переноса из предыдущего разряда сумматора.

1078426

15

20 ет увеличения Гисл à B> < äî в и ндикатора окончания переходных процессов, а следовательно, и его усложнения. Наконец, наличие у сумматора входа, подключенного к входу всех его элементов И, также усложняет конструкцию сумматора.

Цель изобретения — упрощение комбинационного сумматора. ,Для достижения поставленной це-! ли комбинационный сумматор, содержащий в каждом разряде десять элементов И и четыре элемента ИЛИ, причем входы первого элемента И соединены соответственно с входами инверсного значения первого операнда, прямого значения второго операнда и инверсного значения переноса из предыдущего разряда сумматора, входы второго элемента И соединены соответственно с входами прямого значения первого операнда, инверсного значения второго операнда и инверсного значения переноса из предыдущего разряда сумматора, входы третьего элемента И соединены соответственно с входами инверсных значений первого и второго операндов сумматора, входы четвертого элемента И соединены соответствен.но с входами прямых значений первого и второго операндов сумматора входы пятого элемента И соединены соответственно с входами инверсного значения первого операнда, прямого значения второго операнда и прямого значения переноса из предыдущего разряда сумматора, входы шестого элемента P. соединены соответственно с входами прямого значения первого операнда, инверсного значения второго операнда и прямого значения переноса из предыдущего разряда сумматора, входы седьмого элемента И соединены соответственно с входами прямых значений первого и второго операндов и прямого значения переноса из предыдущего разряда сумматора, входы восьмого элемента И соединены соответственно с входами инверсных значений первого и второго операндов и инверсного значения переноса из предыдущего разряда сумматора, выходы первого, второго и третьего элементов И подключены к соответствующим входам первого элемента ИЛИ, выходы четвертого, пятого и шестого элементов И подключены к соответствующим входам второго элемента ИЛИ, выходы седьмого и восьмого элементов И подключены соответственно к первым входам третьего и четвертого элементов ИЛИ, выход первого элемента

ИЛИ соединен с первым входом девятого элемента И, содержит одиннадцатый элемент И, причем выходы первого и второго элементов ИЛИ соеди25

ЗО

HE .Hû с.:Î Îò Âà ò(Г Вен цо с 13ь ходал1и инверсного и прямого зна ений Г!ереноса в следующий разряд сумматора и первым и вторым входами десятого элемента 11, остальные входы которого соединены с входами прямого и инверсного значений первого и второго операндов сумматора, а выход — с вторыми входами третьего и четвер— того элементов ИЛИ, третий, четвертый и пятый входы третьего элеме нта IIЛИ соединены соответственно с выходами первого, второго и девятого элементов И, а третий, четвер= тый и пятый входы четвертого элемента ИЛИ соединены соответственно с выходами пятого, шестого и одиннадцатого элементов !1, выход третье го элемента ИЛИ соединен с выходом прямого значения суммы сумматора, с четвертыми входами первого, второго и седьмого элементов И и с вторым входом девятого элемента И, третий вход которого соединен с входом прямого значения переноса из предыдущего разряда сумматора, выход четвертого элемента ИЛИ соединен с четвертыми входами пятого, шестого и восьмого элементов И, с выходом инверсного значения суммы. сумматора и с первым входом одиннадцатого элемента И, второй и третий входы которого соединены соответственно с выходом второго элемента

ИЛИ и с входом инверсного значения переноса из предыдущего разряда сумматора.

На чертеже представлена функциойальная схема одного разряда комбинационного сумматора.

Разряд комбинационного сумматора содержит элементы It 1-11 и элементы ИЛИ 12-15.

Выходы S u S — выходы прямого и инверсного значений суммы (сигналы завершения переходного процесса в сумматоре), p и g-, — выходы прямого и инверсного значений переносов в последующий разряд сумматора, входы а, а и Ь, b — входы прямого и инверсного значений первого и второго операндов, р и р — входы прямого и инверсного значений переноса из предыдущего разряда сумматора.

Сумматор работает следующим образом.

Инертное состояние схемы характеризуется значением "1" на всех ее входах и выходах: а=а=в=в=р=р рр = 1. После того, как на выходах сумматора появится какой-либо рабочий набор значений входов, на его выходах установятся прямые и инверсные значения переноса в следующий разряд и суммы данного разряда.

При этом указанные значения вырабатываются только после тогб, как все входы сумматора перейдут из инертно1078426

Составитель A. Степанов

Техред И.Метелева Корректор О. Тигор

Редактор С. Пекарь

Заказ 964/42 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Е-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

I o в рабочее состояние, причем значение (прямое или инверсное) суммы, равное "0", вырабатывается последним, т.е. Б = 0 или Б= 0 является свидетельством завершения переходных процессов в сумматоре — индикацией окончания в нем переходных процессов. Этот сигнал, поступая на входы элементов И 1, 2, 7, 9 или

5, 6, 8, 11, блокирует их, в результате при переходе входов суммато- )0 ра в инертное состояние значение

Б = 0 или Б = 0 будет сохраняться до тех пор, пока инертное состояние не установится на входах первого

И второго операндов и гыходах переноса в последующий разряд сумматора. Тогда на выходе элемента И 10 появится значение "1", после чего в инертное состояние перейдут выходы Б и,":, что, как и в предыдущем случае, является свидетельством завершения переходных процессов в сумматоре — индикацией окончания в нем переходных процессов.

Таким образом, в предлагаемой схеме комбинационного сумматора индикация окончания переходных процессов как в самом сумматоре, так и на его входах осуществляется по состоянию прямых и инверсных выходов суммы каждого разряда. В прототипе индикация окончания переходных процессов в суммаrope (но не на его входах) осуществляется по состоянию прямых и инверсных выходов переноса в следующий разряд.

Следовательно, предлагаемое техническое решение позволяет организовать работу комбинационного сумматора по реальным задержкам элементов (т.е, с максимальным быстродействием) с помощью 2 и +2 выходов, тогда как прототип требует для этого 3 и +2 выходов (h — число разрядов сумматора), т.е. почти в полтора раза больше. Кроме того, в прототипе не индицируется окончание переходных процессов на входах сумматора (что усложняет схему индикатора), а для организации возврата сумматора в инертное состояние в прототипе необходим мощный управляющий сигнал. В предлагаемом устройстве состояние входов сумматора индицируется состоянием его выходов, что (кроме упрощения индикатора окончания переходных процессов) позволяет организовать работу комбинационного сумматора без дополнительных управляющих сигналов.