Резервированное запоминающее устройство
1. РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТЮ>& содержаще'ё основные блоки памяти, выхода] которых подключены к одним из входов iкоммутаторов и одним из входов элементов И первой группы, выходы которых подключены к одним из входов сумматора по модулю два, другой вход которого соединен с выходом резервного блока памяти, выход - с другими входами коммутаторов и первым входом формирователя сигнала неисправности, второй вход которого и первые входы элементов И второй .группы подключены к выходу генератора тактовых импульсов,.причем гвыходы коммутаторов соединены с , |вторыми входами элементов И второй |груш1ы, выхода! которых являются информационными выходами устройства, о т л и ч а ю щ в е с я тем, что, 'с целью повышения быстродействия и надежности устройства за счет исправления .ошибок, в него введены дополнительный блок памяти и первый дешифратор, вход которого подключен к выходу дополнительного блока памяти, а одни из выходов соединены с другими входами элементов И первой группы и управляюощмн входами коммутаторов, причем д^)угой выход первого дешифратора подключен к третьему входу формирователя сигнала: неисправности, выход которого является контрольным выходом устройства. ;,_, • . . .2. Устройство по п. 1, о т л и-г чающее с я /тем, что форидарователь сигнала неисправнос±и содер-.жит второй дешифратор, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом элемента НЕ, причем вход второго дешифраторау третий-вход элемента И и вход эле-:мента НЕ являются соответственно первым, вторым.ги третьим входами формирователя, выходом которого является выход элем&нта И.i(Л
(19) (111
СОЮЗ СОВЕТСНИХ
СОЦИАЛ ИСТИЧЕСНИХ
РЕСПУБЛИН (51) О 11 С 29 00
В Ф Я1Щ,ЗЯ4 ф
Ц ° rpgg,.,., Ф,Л tÔ ЬЛЭИ (а ОПИСАНИЕ ИЗОБРЕТЕНИЯ К ABTOPCHOMV СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ I . (21 ) 3526 16 1/18-24 (22 ) 06.09. 82 (46) 15.03.84. Бюл. Р 10 (72) В.А. Шастин, В.П. Петровский и 10.П. Обухов (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР 9 783857, кл. G 11 С 29/00, 1980. 2. Авторское свидетельство СССР по заявке 9 3315878/24, кл. 0 11 С 29/00, 1981 (прототип). (54) (57) 1. РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее основные блоки памяти, выходы кото:рых подключены к одним из .нходов . коммутаторов и одним из входов элементов И первой группы, выходы которых подключены к одним из входов сумматора по модулю два, другой .вход которого соединен с выходом резервного блока памяти, выход— с другими входами коммутаторов и первым входом формирователя сигнала неисправности, второй вход которого . и первые входы элементов И второй .группы подключены к выходу генера- ..тора тактовых импульсов, причем :выходы коммутаторов соединены с ;вторыми входами элементов И второй группы, выходы которых являются ин.формационными выходами устройства, о т л и ч а ю щ е е с я тем, что,с целью повышения быстродействия и надежности устройства за счет исправления, ошибок, в него введены дополнительный блок памяти и первый дешифратор, вход которого подключен к выходу дополнительного блока памяти, а одни из выходов соединены с другими входами элементов И первой группы и управляющими входами коммутаторов, причем другой выход первого дешифратора подключен к третьему входу формирователя сигнала неисправности, выход которого является контрольным выходом устройст-, ва. е 2. Устройство по и. 1 о т л ич а ю щ е е с я тем, что форьырователь сигнала неисправности содержит второй дешифратор, выход которого подключен к первому вхоДу элемента И, второй вход которого соединен с выходом элемента НЕ, причем вход второго дешифратора третий вход элемента И и вход эле- мента НЕ являются соответственно первым, вторым.:и третьим входами формирователя, выходом которого является выход элемента И. 188О217 Изобретение относится к вычислительной технике, в частности к запоминающим устройствам. Известны резервированные запоминающие устройства (1, 21 . Известно устройство, содержащее блок выборки адресов, основные одноразрядные блоки Памнти, шины записи и управления, резервный одноразрядный блок памнти, элемент НЕ, элементы И, ИЛИ, логический блок (1) . Недостатком этого устройства является низкан надежность. Наиболее близким к предложенному по техническому решению является резервированное запоминающее устройство, содержащее рабочие блоки памяти, один резервный блок памяти, блок суммирования, группы схем И, блоки контроля по модулю два, коммутаторы„ блок формирования сигнала неисправности, генера-, тор тактовых импульсов, причем информационные выходы рабочих блоков памяти подключены к первым входам коммутаторов, первым входам элементов И первой. группы и одним из входов блоков контроля по модулю два, другие входы которых соединены с контрольными выходами блоков памяти, а выходы поцклвчены ко вторым входам соответствующих элементов И вервой группы и управляющим входам соответствующих коммутаторов, выхо.ды которых подключены к первым входам соответствующих элементов И второй группы, выходы которых являются выходами устройства, а вторые входы подключены к выходу генератоа тактовых импульсов и первому . входу блока формнрованин сигнала неисправности, вторые входы которого подключены к:.вторым входам коммутаторов и выходам блока суммирования, входы которого подключены к выходам соответствующих элементов И первой группы и выходам резервного блока памяти L7-7 Недостатками прототипа являются низкая надежность, обусловленная тем, что применение блоков контро- ля по модулю два не позволяет обнаруживать ошибки, кратные двум, в рабочих блоках памяти, а также низкое быстродействие вследствие временньж затрат на работу блоков контроля по модулю, неполного исполь зования информации рабочих блоков памяти (наличие в них контрольных разрядов), выдачи из устройства сигналов неисправности как при сбо-. ях, так и при выявленных ранее отказах в ячейках рабочих блоков памяти, так как при этом требуется Ь, повторное обращение к памяти. Цель изобретения — повышение быстродействия и надежности устройства. Поставленная цель достигается тем, что в резервированное запоми5 нающее устройство, содержащее основные блоки памяти, выходы которых подключены к одним из входов коммутаторов и одним из входов элементов И первой группы, выходы которых 10 подключены к одним из входов сумматора по модулю два, другой вход: которого соединен с выходом резервного блока памяти, а выход — с другими входами коммутаторов и первым . входом формирователя сигнала неисп-, равности, второй вход которого и пер-> вые входы элементов И второй группы подключены к выходу генератора .тактовых импульсов, причем выходы ком20 мутаторов соединены с вторыми входами элементов И второй группы, выходы которых являются информационными выходами устройства, введены до- полнительный блок памяти и первый ,цешифратор, вход которого подключен к выходу дополнительного блока памяти, а одни из выходов соединены с другими входами элементов И первой группы и управляющими входами коммутаторов, причем другой выход пер,вого дешифратора подключен к третьему входу формирователя сигнала неисправности, выхоц которого является контрольным выходом устройства. Формирователь сигнала неисправнос35 ти содержит второй дешифратор, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом элемента HE„ rrðè÷åM вход второго дешифратора, третий вход элемента И и вход элемента HE являются соответственно первым, вторым и третьим входами формирователя, выходом которого является выход элемента И. 45 На фиг. 1 приведена функциональнан схема предложенного устройства, на фиг. 2 — функциональная схема формирователя сигнала неисправносTH e Предложенное устройство содержит (фиг. 1) основные блоки 1 — 1 па.,мяти (где и 0 1 — целое число) с ад ресными входами 2 и выходами 3,,резервный блок 4 памяти, дополни-! тельный блок 5 памяти, первый дешифратор б с выходами 7 и выходом 8, первую группу элементов И 9,(, - 9д, генератор 1О тактовых импульсов, сумматор 11 по модулю два с входом 12, коммутаторы 13„- 13д с выходами 14, вторую группу элементов И 15(— 15я с выходами 1б и формирователь 17 сигнала неисправности с выходом 18. Формирователь сигналов неисправс,5 ности содержит (фиг. 2 ) второй дешиф1080217 ратор 19, элемент HE 20 и элемент И 21. Резервный блок 4 памяти предназначен для записи и хранения .пораз,рядной суммы по модулю два инфор)мации соответствующих ячеек блоков 11- 1 памяти. Дополнительный блок 5 памяти предназначен для записи и хранения информации о чеисправностях блоков 14 — 1 (по соответствующему адре- 10 cy). Разрядность К блока 5 памяти определяется из соотношения К ) То (n+1) Предложенное устройство работает 15 следующим образом. Дешифратор 6 (см. Фиг. 1) преобразует информацию о неисправностях блоков 1 (— 1, считанную из блока 5 двоичного кода в позиционный. Обращение при считывании производится одновременно к блокам 11 — 1в 4 и 5.i Информация блоков 11 — 1„ памяти поступает на-.первые ходы соответствующих,из элементов И 9м - 9n и,при отсутствии неисправностей, зафиксированных в блоке 5, через первые входы коммутаторов 13 - 13„ и первые входы 14 соответствующих элементов И 15) — 15р поступает на выходы 16 устройства . (при поступлении на вторые входы элементов-И 15 — 15 сигналов разрешения с выхода генератора 10). Одновременно с этим информация, считанная из блока 5 (логические "0" при отсутствии зафиксированных в блоке 5 неисправностей), посту- . пает на вход дешифратора 6, с выходов 7 которого снимаются сигналы (логической "1"), разрешающие про- 40 хождение информации из блоков 1(— 1„ памяти через первые входы соответствующих элементов И 9 — 9„ на сумматор 11. С выхода 8 дешифратора 6 сигнал "0" поступает на третий вход формирователя 17 и далее на вход элемента HE 20.(.фиг. 2). Информация, считанная из блока 4, поступает. на вход 12 сумматора 11. Поразрядная сумма по модулю 50 два информации одноименных разрядов со всех входов сумматора 11 поступает на вторые входы коммутаторов 13 - 13„ и через первый вход Формирователя 17 на вход дешифратора 19. При этом в случае отсутствия сбоеВ в устройстве с выхода сумматора 11 на вход дешифратора 19 поступает нулевая информация. С выхода дешифратора 19 через второй вход элемента И 21 на выход устройства поступает сигнал исправности усиэайства (логический "0"). Так, например, если число блоков 1.1 — 1„ памяти равно трем, на первый вход сумматора 11 поступает информация 0001, на второй вход— 0010, на третий вход — 1010, а с выхода блока 4 на четвертый вход сумматора 11 поступает информация, равная поразрядной сумме по модулю два информации одноименных разрядов трех первых входов и равная 1001, то на вход формирователя 17. с выхода сумматора 11 поступает информация, равная поразрядности сумме по модулю два информации одноименных разрядов с четырех входов сумматора 11 и равная 0000. При этом на выходе формирователя 17 устанавливается сигнал исправности устройства. В случае появления сбоя в устройстве с выхода сумматора 11 на вход дешифратора 19 поступает не нулевая информация. При этом с выходов.дешифратора 19, генератора 10, элемента HE 20 на соответствующие входы элемента И 21 поступают сигналы логической "1". На выходе элемента И 21 появляется сигнал неисправности устройства (логическая "1") и выполняется повторное обращение к памяти, в результате которого парируется сбой. В случае появления отказов в нескольких ячейках блоков информация об отказавших блоках памяти заносится в двоичном коде по соответствующему адресу в блок 5. Ю В процессе основной работы устройства по сигналам с выходов 7 дешифратора 6 переключается соответствующий из коммутаторов 131- 13 И кроме того, запрещается прохождение информации из отказавшей ячейки через соответствующие элементы И 9 — 9д на входы сумматора 11. При этом на выходы 16 устройства через второй вход, соответствующего из коммутаторов 13 — 13 и элементы И 15j-.15 поступает восстановленная информация с выхода сумматора 11. Так, например, при и = 3, если с первого блока 11 .вместо истинной информации 0001 считывается 1100 и в ячейке блока 5 по данному адресу зафиксирован отказ блока 1, то с первого из выходов 7 дешифратора 6 снимается сигнал логического "0" У запрещающий прохождение информации из блока 1 на входы сумматора 11 через элемент И 9. Кроме того, этот же сигнал производит переключение.коммутатора 13 на второй вход. При этом на выходе 16 устройства через первую группу элементов И 15 поступает информация с выхода сумматора 11, равная порязрядной сумме по модулю два информации остальных трех входов сумматора 11 — 0001, т. е. истинная информация первого 1080217 блока i. С выхода 8 дешифратора б на вход элемента HE 20 поступает сигнал логической "1", запрещающий выдачу на выход 18 сигнала неисправности. Этим исключаются излишние повторные обращения к устройству при отказах ячеек в блоках 11 - 1п ..памяти, в результате чего повышается быстродействче устройства. По тактовым импульсам от генера,тора 10 происходит выделение достоверной информации элементами 15 - 1Q (так как на входы коммутаторов 13 - 13п поступает информация по разным трактам, то на выходе коммутаторов 13 - 13п некоторое время 15 может находиться искаженная информация). При этом должно соблюдаться условие а 9 а B + а9+ a + max (а, 8 )) 5 > 2О где а - время от начала обращения к у.стройству до переднего фронта тактовых импульсов, . а4,а5 а 5 аб задержка блоков памяти (принята одинаковой для всех блоков 1- 1,4 и 5) задержка дешифратора 6; задержка элементов И 9 — 9п, задержка сумматора 11; задержка коммутаторов 13 13.„, задержка дешифратора 19. Таким образом, предложенное устройство позволяет обнаруживать отказы в нескольких ячейках основных блоков памяти и.исправлять двукратные ошибки, причем при обнаружении ошибки неисправность фиксируется в дополнительном блоке 5 памяти, что позволяет исключить вы„цачу, сигнала неисправности и повторное обращение к устройству при обнаружении отказов в основных блоках памяти, за счет чего повышается надежность и быстродействие уст-. ройства. 1080217 < f7 амЮ Составитель В. Гордонова Редактор Л. Веселовская ТехредЛ.Микеш Корректор. И. Эрдейи ЗакаЗ 1367/53 - Тираж 575 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4.
