Устройство для контроля записи информации в блоках памяти
УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЗАПИСИ ИНФОРМАЦИИ В БЛОКАХ НАМЯТИ , содержащее регистры адреса, накопитель , блок сравнения, первый и вто- . рой входы которого являются -соответственно информационным и контрольным входами устройства, триггеры и коммутатор, первый вход которого и вход первого регистра адреса объединены и являются адресным входом устройства, адресным выходом которого является выход первого регистра адреса, формирователь импульсов, первь)й элемент ИЛИ-НЕ, первый элемент НЕ и элемент. ИЛИ-И, причем выход первого регистра адреса соединен с вторым входом коммутатора , выход которого подключен к входу второго регистра адреса, выход которого соедимен с адресным входом накопителя, информационный вход которого подключен к вь1ходу первого триггера, информационный вход которого соединен с выходом блока сравнения, первый и второй управляющие входы коммутатора подключены соответственно к инверсному выходу второго триггера и к прямому выходу второготриггера , первому входу первого элемента ИЛИ-НЕ, установочному и информационному входам третьего триггера, вход синхронизации которого соединен с выходом первого элемента НЕ, а инверсный выход -г с управляющим входом формирователя импульсов, прямой выход которого подключен к первому управляющему входу накопителя и входу синхронизации четвертого триггера, прямой выход которого соединен с первым входом элемента ИЛИ-И, а инверсный выход -- с установочным входом первого триггера, вторым входом мервого элемента ИЛИ-НЕг и вторым входом элемента ИЛИ-И, выход которого подключен к входу первого эле.мента НЕ и BXO;KIM синхронизации регистров адреса, первого и второго триггеров н формирователя импульсов , третий и четвертый входы элемента ИЛИ-И и входы сброса второго и четвертого триггеров являются одними из управляющих входов устройства, прямой выход формирователя импульсов, инверсН1 1Й выход четвертого триггера и выходы второго триггера являются одними из управляющих выходов устройства, отличающееся тем, что, с целью повышения досто в верности контроля, в него введены пятый (Л триггер, элементы ИЛИ, второй и третий элементы ИЛИ-НЕ и второй элемент НЕ, причем первый вход и выход второго элемента ИЛИ-НЕ подключены соответстве)но к выходу первого триггера и к второму управляющему входу накопителя, выход первого элемента ИЛИ соединен с информационным входом второго триггера и установочным входом четвертого триггера, второй вход второго элемента ИЛИ-НЕ CD СО подключен к входу сброса первого триггера , первому входу второго элемента ИЛИ сд и прямому выходу пятого триггера, инверсный выход которого соединен с первым третьего элемента ИЛИ-НЕ, второй вход которого подк-пючен к выходу второго элемента НЕ, вход которого соединен с выходом накопителя, третий и четвертый входы третьего элемента ИЛИ-НЕ соединены соответственно с выходом элемента ИЛИИ и с инверсным выходом формирователя импульсов, второй вход второго элемента ИЛИ подключен к выходу первого элемента ИЛИ-НЕ, информационные входы четвертого и пятого триггеров соединены с прямым выходом третьего регистра, вход синхронизации пятого триггера подключен к
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН
3(Я) GI 11 С 29 00
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ »э» {,>() 1(4!1 опислник изоы итон /й,,ч (2 ) 3472 60/ 8-24 (22) 9.07.82 (46) 28.02.84. Бюл. № 8 (72} М. Г. Дзагнидзе (7!) Центральное конструкторское 6>оро с опытным производством АН БССР (53) 681.327 (088.8} (56) 1. Авторское свиде>ельство СССР
¹ 723675, кл. G 11 С 29/00, !977.
2. Авторское свидетельство СССР по заявке ¹ 3234132/18-24, кл. G 1 С 29/00. !
98! (прототип). (54) (57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ
ЗАГ1ИСИ ИНФОРМАЦИИ В БЛОКАХ ПАМЯТИ, содержащее регистры адреса, накопитель, блок сравнения, первый и второй входы которого являются соответственно информационным и контрольным входами устг>о:ства, триггеры и коммутатор, первый вход которого и вход первого регистра адреса объединены и являются адресным входом устройства, адресным выходом которого является выход первого регистра адреса, формирователь импульсов, первь}й элемент
ИЛИ-HE. первый элемент НЕ и элемент
ИЛИ-И, причем выход первого регистра адреса соединен с вторым входом коммутатора, выход которого подключен к входу второго регистра адреса, выход которого соединен с адресным входом накопнтеля, информационный вход, которого подключен к выходу первого триггера, информационный вход которого соединен с выходом блока сравнения, первый и второй управляющие входы коммутатора подключены соответственно к инверсному выходу вто- рого триггера и к прямому выходу второготриггера, первому входу первого элемента
ИЛИ-НЕ, установочному и информационному входам третьего триггера, вход синхронизации которого соединен с выходом
»ервого элемента НЕ, а инверсный выход —. с управляющим входом формирователя импульсов, прямой выход которого подключен к первому управляющему входу накопителя и входу синхронизации четвертого
„„SU„„1076954 A триггера, прял»ой выход l
ИЛИ подключен к выходу первого элемента ИЛИ-НЕ, информационные входы четвертого и пятого триггеров соединены с прямым выходом третьего регистра, вход синхронизации пятого триггера подключен к! 076 .) 54 прямому выходу формирователя импульсов, а вход сброса — к входу сброса четвертоо триггера, установочный вход пятого триггера и первый вход первого элемента ИЛИ объединены и являются установочным входом устройства, второй вход первого элеИзобретение относится к вычислительной технике, в частности к запоминающим устройствам и может быть использовано для контроля оперативных запоминающих устройств в информационно-измерительных системах, когда запись информации в память производится синхронно с измерениями.
Одно из известных устройств содержит формирователи интервала записи и конца считывания, элементы И и элементы ИЛИ, входы которых подключены соответственно к выходу формирователя записи и первого элемента И, а выход соединен с шиной «Запись» и через последовательно включенные формирователи считывания и конца считывания с входом второго элемента И, другой вход которого соединен с выходом схемы сравнения, а выход с первыми входами первого и третьего элементов И, вторые входы которых подключены соответственно к прямому и инверсному выходам формирователя интер- 20 вала записи, вход которого соединен с выходом формирователя записи, причем выход третьего элемента И подключен к шине «Отказ» (!).
Недостатками указанного устройства являются низкие быстродействие и достоверность контроля.
Н а и более бл из ки м к п редл а гаем ом у я вляется устройство для контроля записи информации в блоках памяти, содержащее схему сравнения, входы которой являются 30 информационным и контрольным входами устройства, основной регистр адреса и блок местного управления, входы которого являются управляющими входами устройства, дополнительный регистр адреса, коммутатор, накопитель и первый триггер, информационный вход которого подключен к выходу схемы сравнения, вход синхронизации соединен с входами синхронизации регистров адреса и выходом синхроимпульсов блока местного управления, выход первого 40 триггера подключен к информационному вхо ду накопителя, адресный вход которого соединен с выходом дополнительного регистра адреса, информационный вход которого подключен к выходу коммутй гора, дервый, второй, третий и четвертый входы 45 мента ИЛИ является другим управляющим входом устройства, выходы второго элеменга ИЛИ и третьего элемента ИЛИ-НЕ и прямой выход пятого трип ера являются другими управляющими выходами устройства. которого соединены соответственно с выходом и с адресным входом основного регистра адреса и с управляющими выходами блока местного управления, выход управления записью которого соединен с управляющим входом накопителя, выход которого является информационным выходом устройства (2) .
Недостатком известного устройства является низкая достоверность контроля," определяемая вероятностью сбоя при записи результатов контроля в накопитель, так как в случае сбоя при записи информации в
ОЗУ, в накопитель записывается «!», а в случае отсутствия сбоя — «0».
Цель изобретения — повышение достоверности контроля.
Поставленная цель достигается тем, что в устройство для контроля записи информации в блоках памяти, содержащее регистры адреса, накопитель, блок сравнения, первый и второй входы которого являются соответственно информационным и контрольным входами устройства, триггеры и коммутатор, первый вход которого и вход первого регистра адреса объединены и являются адресным входом устройства, адресным выходом которого является выход первого регистра адреса, формирователь импульсов, первый элемент ИЛИ-НЕ, первый элемент HE и элемент ИЛИ-И, причем выход первого регистра адреса соединен с вторым входом коммутатора, выход которого подключен к входу второго регистра адреса, выход которого соединен с адресным входом накопителя, информационный вход которого подключен к выходу первого триггера, информационный вход которого соединен с выходо., блока сравнения, первый и второй управляющие входы коммутатора подключены соответственно к инверсному выходу второго триггера и прямому выходу второго триггера, первому входу первого элемента
ИЛИ-НЕ, установочному и информационному входам третьего триггера, вход синхронизации которого соединен с выходом первого элемента НЕ, а инверсный выход с управляющим входом формирователя импульсов, прямой выход которого подклю10i6() 4
55 чен к первому управляю1цему входу накопителя и входу синхронизации четверто о триггера, прямой выход которого соединен с первым входом элемента ИЛИ-HF., а инверсный выход — — с установочным входом первого триггера, вторым входом первого элемента ИЛИ-НЕ и вторым входом элемента ИЛИ-И, выход которого подключен к входу первого элемента НЕ и входам синхронизации регистров адреса, первого и второго триггеров и формирователя импульсов, третий и четвертый входы элемента ИЛИ-И и входы сброса второго и четвертого триггеров являются одними из управляющих входов устройства, прямой выход формирователя импульсов, инверсный выход четвертого триггера и выходы второго триггера являются одними из управляющих выходов устройства, введены пятый триггер, элементы ИЛИ, второй и третий элементы ИЛИ-НЕ и второй элемент НЕ, причем первый вход и выход второго эл;мента ИЛИ-НЕ подключены соогветствгннг . к выходу первого триггера и к второму управляющему входу накопителя, выход первого элемента ИЛИ соединен с инфор мационным входом второго триггера и установочным входом четвертого триггера, второй вход второго элемента ИЛ И- Н Е подключен к входу сброса первого триггера, первому входу второго элемента ИЛИ и прямому выходу пятого триггера, инверсный выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, второй вход которого подключен к выходу второго элемента НЕ, вход которого соединен с выходом накопителя, третий и четвертый входы третьего элемента ИЛИ-НЕ соединены соответственно с выходом элемента ИЛИИ и с инверсным выходом формирователя импульсов, второй вход второго элемента . ИЛИ подключен к выходу первого элемента ИЛИ-НЕ, информационные входы четвертого и пятого триггеров соединены с прямым выходом третьего триггера, вход синхронизации пятого триггера подключен к прямому выходу формирователя импульсов, а вход сброса — к входу сброса четвертого триггера, установочный вход пятого триггера и первый вход первого элемента ИЛИ объединены и являются установочным входом устройства, второй вход первого элемента ИЛИ является другим управляющим входом устройства, выходы второго элемента ИЛИ и третьего элемента ИЛИ-HE и прямой выход пятого триггера являются другими управляющими выходами устройства.
На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2-временная диаграмма, поясняющая его работу.
Устройство содержит (фиг. j ) первый регистр 1, адреса, контролируемый блок 2 памяти (ОЗУ), коммутатор 3, второй ре4 гигтр 4 адреса, накопитель 5, первый 6 и второй 7 элементы И„ (11-11F., блок 8 сравнения, первый триггер 9. первый злгмент ИЛИ 10 с первым входом 11, .второй элемент ИЛИ !2, элемент ИЛИ-И 13, второй !4 и третий 15 триггеры, формирователь 16 импульсов, первый элемент
НЕ 17. четвертый !8 и пятый 19 триггеры, третий элемент ИЛИ-HF 20 и второй элемент НЕ 21. На фиг. 1 обозначены адрсгный 22 и информационный 23 входы 1гтройства, выход 24 накопителя 5, управляющий вход 25 устройства, предназначенный для ввода сигналов режима записи, управляюгцие входы 26 и 27 устройства, предназначенные для ввода синхроим15 пульсов записи и считывания соответственно, управляющий вход 28, предназначенный для установки устройства при включении питания, управляющие выходы 29 — 31 угтройсгэа, предназначенные для вывода импульсов «Выбор кристалла ОЗУ» и сипи20 лов управления коммутатором 3 соответственно. управляющие выходы 32 — 34 устрой тва, предназначенные для вывода импу л ьсов <<Запись», сиHхрои м пул hcов и импульсов «Отказ» соответственно, управляю11.е выходы 35 и 36 устройства, предназначенные для вывода сигнала установки нахопителя 5 и сигнала считывания соответственно и адресный выход 37 устройства и вход 38 накопителя 5. На фиг. 2 изображены синхроимпульсы на выходе 33 уст30 ройства, сигналы установки на входе 11, импульсы считывания на выходе 36, сигналы установки накопителя 5 на выходе 35, А, — А„ адреса на выходе 37 устройства (где n — целое число), адреса на входе 38 накопителя 5, импульсы управления коммуЗ5 татором 3 на выходах 30 и 3! устройства, сигналы режима записи на входе 25 устройства, импульсы записи на выходе 32, импульсы «Отказ» на выходе 34 устройства, сигналы на выходе триггера 9, сигнал
4О «Выбор кристалла ОЗУ» на выходе 29 устройства и сигнал на выходе элемента ИЛИНЕ 7. На фиг. 2 обозначены произвольные адреса А„(где к — целое число), синхроимпульсы С,, С, С и импульсы М1, М> записи.
4S Накопитель 5 (фиг. 1) предназначен для запоминания результата сравнения кода, записанного в блок 2 памяти (ОЗУ) с кодом на входе блока 2 (в случае, если запись в блок 2 произведена с ошибкой, в накопитель 5 записывается «1»). В качестве накопителя 5 используется микросхема
К500Р У415.
Коммутатор 3 предназначен для выбора источника адресов, поступивших в регистр
4, и позволяет записи осуществить формирование адреса для накопителя 5 на один синхроимпульс позже, чем для контролируемого ОЗУ.
I 071)!154
»
Предлагаемое устройство работает сл(дую(цим образом.
Б режиме установки накопителя 5 ня вход 1 (фиг. I ) подается « I ». I IpH этом
TpHl гер 19 устанавливается в единичное состояние, выключая через элемент ИЛИ
l2 блок памяти сигналом на выходе 29 и «О» со своего инверсного Выхода, разрешая формирование импульса «Отказ» на выходе 34 элементом ИЛИ-НЕ 20. Выключение блока 2 необходимо для предотвращения записи в него случайной информации. Лалее, поступая с входя 11 на Вход элемента ИЛИ 10, сигнал «Режим установки накопителя» попадает на информацйонный вход триггера 14 и вход установки триггера 18, устанавливая триггер 18 в единичное состояние, причем сигналы с его выходов, поступая на входы элемента ИЛИ-И
13, открывают вход 26 (синхроимпульсы записи) и закрывают вход 27 (сиихроимпульсы считывания). На выходе 35 появ.1яется «I » с прямого выхода триггера !9.. которая поступает на вход элемента ИЛИН1) 7 и на вход сброса триггера 9. В результате накопитель 5 включается «0» с выходя элемента ИЛИ-НЕ 7, а на информационном входе накопителя 5 появляется
«О» с выхода триггера 9. Затем на вход
26 подаются синхроимпульсы записи, а ия Вход 22 адреса, по которым произво,THTc5I запись в режиме записи. При этом
В Выбранную часть ячеек накопителя 5 заг(ис tB3!OTcH «0». Состояние коммутатора 3 . 31(ое же, как и в режиме записи, описанном ниже, поэтому адреса накопителя 5 емец,екы относительно адресов, подаваемь(х на вход 22 устройства. В связи с этим
В конце режима установки накопителя 5 необходимо подать на вход 26 до<1(олните,(ьный синхроимпульс после того, как нf f) ;Ia входе 22 может присутствовать произвольный адрес А„(фиг. 2). По фронту дополнительного синхроимпул))са триггер ня информационном входе которого пс ле снятия импульса на входе l I t!0гвится «0», переключится в нулевое со:..тояние. По спаду дополнительного синхро,(мпульса триггер l5 переключается в нуле1()е состояние, запретив сигналом со своего ;кверског выхода работу формирователя 16, однако на его выходе импульс, «аписи (спеет сформироваться егце один ряз, Ж ;, ня ф :(г. 2) из-за задержки заире(цаю;ц -:.о сигна:.3 с инверсного выхода триггера 15 откоснт"льно спада синхроимпульса на входе синхронизации формирователя 16. ! 1о концу последнего импульса записи в ре.киме установки накопителя 5 -,ðèããåðû 18 и 19 устанавливаются в нулевое состояние и на этом режим устаковкк накопители 5 оканчивается, о чем сообгцается снятием с EH3ëà «Установка накопителя» на выходе 35 и установкой сигнал «Считывание» f Q 3S 4О 55 ия BIIKH.Tc 3(). Блок 2 палrHIH «клю (1 1(я «0» с выходи 29 элемента И. 1!3 t 2. 1:.(53 и BP(мЯ VcTHHoBKH H3Kolli(If 15l ) fiP:)HB()IIде(сбой, т() есть вместо «!Ü В иякопит(ль 5 з()пии)(тся « I », и ия BI I)(() (с,)4 !I()BBHTñß K0P0гKHÉ ltoлоiKHT(;IhHLIÉ I f(IHV.7bc, рому можно, например, произнести (гс)вториую запись Il() данному адресу. В результате cTBHoBKH игкоии геля 5 г те его 5!H(.f«I:». которь(е имеют (якие же адреса, какие будут иметь яч(.йки блока 2 в режие записи, зя11исывгюз(; я «(0». ТЯKH« образом, Plltc f)0 реiKHhl3 331lf cH Hdl(OBH l f 7ь 5 содержит информацию, соответствую,цую OT(уTCTBHIO сбоев B блоке 2 I13 "15!(и. В режиме записи иа Вход 25 и(дя(1ся «1». При этом устройсгво работа(т тяк же, кяк и в режиме «Ócò IHoBK3 накопителя». Но триггер 19 ие устанавливается з единичное состояние и, следовательно, блок 2 ие н)(ключястся импульсом ия выход«29, 3 Н3 Выходе 35 Нс ноя влясTc5! « l », поэ 0 и триггер 9 получает возмон .ность переклк)чеиия в единичное состояние, а накопитель 5 ие включается «О» с выхода элемента ИЛИ-HE 7, на обоих входах которого приcyTcTByIoT «0». Коммутатор 3, управляемый выходами триггера 14, I!ozK;II073CT информационный вход регистра 4 к Выходу регистра 1, поэтому адреса для накопителя 5 g)OpMHpVIOTC5I C 3ajtCpiKKOH H3 OBHII CHH хроимиульс относи гельно адресов блока 2 (фиг. 2), однако из-зя задержки переклк)чеиия триг:ера 14 первый адрес (Л ия фиг. 2) успеет записаться в оба регистра 1 и 4, что предотвратит запись информации в накопитель 5 по первому сиихроимпульсу записи по случайному адр" ñó. Кяк видно из фиг. 2, адреса накопителя 5 и блока памяти формируются по фронту синхроимпульсов записи. По спаду формируются импульсы записи. Так кгк эти импульсы оканчиваются до прихода следующего синхроимпульса ке позже, чем за суммарное время задержки фронта ия .õ î,äå синхроHH33ll,ии TpHI гера 9 относи ) ельно мОментя появления информации BB сго I.ïôop!..3цион ком входе, времени восс тя HowBHI-:5! олока 2 после записи и времени задержки в блоке 8, блок 2 успевяст перейти В состояние . .Считывание», я блок 8 сргBHHTfÄ появив(иийся кя Вых<эде б чок я 2 я < t,сан чый код с ксдом ня c(o входе 23 (инфо„I 3ttH5f f13 Входе 33 изме(iяется Ilo фронтv () нхрoимпуль< я .—, -(1(иси)) иь(11е 1 л("3 Время, равное зядержKC (70())(тя H,:и;.,ьс3 на входе с1::,»0H(" яци тоиггеря 9 0)йосительно импульса . с 0 .;:.-.,.; .:"ИО)1.. м ВХОДЕ ДО ПРИХОД;.:.:,;". Д,:, f(г I. E PË:, :пульса записи. Рез,,л:-:,"- .т с.-;.":.:-"и =: с =ыхода блока 8 попадя.-..-: )щфор,:г v,nHHûé Вход тpHr! Вря 9 н 33". 0(H"-. ;3(етс; там Го фронту си и )(рОим пульса зя пи("и, сл ((- яп "сг . - (. и И СЧИТЯ ННЫЕ КОДЫ ОДИИ ЯКОВЫ, ) (И . . Ь ..:" . :1( блока 8 появляется О» - . тр,;,г-гер 9 и--: f(-. 1076954 7 меняет своего состояния. Если же при записи произойдет сбой, т. е. коды на входе 23 и на выходе блока 2 прн контрольном считывании оказываются разными (фиг. 2, А в режиме записи, синхроимпульсы С1 и С ), то на выходе блока 8 появится «1» и по фронту следующего синхроимпульса триггер 9 установится в единичное состояние. Логическая «!» с выхода триггера 9, пройдя через элемент ИЛИ-НЕ 7, включает накопитель 5. По фронту этого же синхроимпульса (синхроимпульс С на фиг. 2) 1О на адресном входе накопителя 5 формируется адрес, при записи по которому в блоке 2 есть сбой (А ), а по спаду — очередной импульс записи, по которому в накопитель 5 с выхода триггера 9 записывается «1». По следующему синхроимпульсу С,, если при записи в блок 2 по синхроимпульсу С не было сбоя, триггер 9 возвра щается в нулевое состояние, выключив на. копитель 5. После снятия с :ãHàла с вход;, 25 триггер 14 фронтом синхроимпуль=а 20 гереключается в нулевое состояние и в связи, с тем, чч о триггер 18 находится в нулевом состоянии, иа выходе элемента ИЛИ-НЕ 6 появляется «1», которая, пройдя через элемент ИЛИ 12, выключает блок 2. По спаду этого же синхроимпульса в нулевое состояние переключается триггер 15. Еидинца с его инверсного выхода запрещает работу формирователя 16, который все же успевает сформировать еще один импульс записи (М на фиг. 2) изза задержки запрещающего импульса относительно спада синхроимпульса на входе синхронизации формирователя 16. По этому послед,—:=му импульсу записи в накопитель 5 может записаться результат контроля записи в блок 2 по последнему адресу (А„з в режиме записи на фиг. 2). По концу последнего импульса записи (М на фиг. 2) триггер 18 переключается в нулевое состоя-ние. Единица с его инверсного выхода, пойав иа вход элемента ИЛ.И-НЕ 6, вызывает включение блока 2 и устанавливает сиг 4О нал на выходе 36, свидетельствующий о том, что устройство находится в режи. ме считывания. Кроме того, сигналы с обоих выходов триггера 18, управляя элементом ИЛИ-И 13, запрещают синхроимпульсы записи на входе 26 и разрешают синхроимпульсы, считывания на входе 27. Сигнал с выхода 36 попадает на вход установки триггера 9, в результате на выходе элемента ИЛИ-HF. 7 появляется «0» и накопитель 5 включается. Как видно из описания ррботы устройства в режиме записи, накопитель 5 включается по второму управляюI щему входу «Выбор кристалла» только в случае сбоя в блоке 2 памяти и только в этом случае по соответствующему адресу накопителя 5 производится запись «1». Таким образом, если сбоем устройства в целом считать несоответствие информации в накопителе 5 реальным результатам контроля, то вероятность такого сбоя Р можно выразить как Р = Р (ОЗУ) . Р(Н), где Р(ОЗУ) — вероятность сбоя в блоке 2 в режиме записи, Р(Н) — вероятность сбоя накопителя 5. Вероятность же сбоя в известном устройстве оавна P(H), так как запись результатов контроля в накопитель 5 производится независимо от этих резу; ьтатов и в случае верчой записи информации в ОЗУ («0»), и в случае записи со сбоем «1». Учитывая тот факт, что Р(ОЗУ) — величина много меньшая едпниtlb можно говорить о повышении достовернос-и контроля в 1/Р(ОЗУ) раз. B режиме считывания триггер 14 находится в нулевом состоянии, поэтому коммутатор 3 подключает информационный вход регистра 4 к входу 22 и по синхроимпульсам ", .èòûBàíèÿ адреса для блока 2 и накопителя 5 формируется одновременно, без сдзига, обеспечивая одновременно считывание информации из блока 2 и результата ее контроля (нуля, если информация верная и единицы, если неверная) из наког пителя, выход 24 которого служит разрядом (например, старшим) выходной шины данных блока 2 памяти. Повышение достоверности контроля достигнуто благодаря тому, что при введении элемента ИЛИ-НЕ 7, триггера !9, элементов ИЛИ 10 и 12 и новых связей появляется возможность сократить количество обращений к накопителю 5 в количество раз, в среднем равное — — — a сбои накопите1 Р(ОЪУ) ля 5 могут происходить только в то время, когда в него записываются результаты контроля,, а они записываются только тогда, когда происходит сбой в блоке 2 (ОЗУ), что возможно благодаря тому, что в режиме установки накопителя 5 по всем адресам устанавливаются «0», а в режиме записи фактически «дописываются «1» по тем адресам, по которым информация в ОЗУ записалась со сбоем. Технико-экономическое преимущество предлагаемого устройства заключается в его более высокой достоверности контроля (то сравнению с прототипом. 1 ьс 3037 Редйктор А. Власенко Заказ 75о/48 Составитель T. Зайцева Техред И. Верес Корректор И. ийускл Тираж 575 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 Филиал ППП Патент», г. Ужгород, ул. Проектная, 4
