Резервированное запоминающее устройство

 

РЕЗЕРВИРОВАННОЕ ЗАПОМИ . НАЮЩЕЕ УСТРОЙСТВО, содержащее регистр адреса, одни из выходов которого соединены с входами рабочих и резервного бло ков памяти, первый коммутатор, входы Которого соединены с выходами рабочих блоков памяти, а управляющие входы - с другими выходами регистра адреса, сумматор, одни из входов которого соединены с выходами резервного блока памяти, а выходы подключены к одним из входов второго ком . мутатора, другие входы которого соединены с выходами первого коммутатора и в одами блока контроля, выход которого соединен с управляющими входами второго коммутатора, элементы И, первые входы которых соединены с выходом генератора тактовых импульсов, вторые входы - с выходами второго коммутатора, а выходы являются выходами устройства, отличающееся тем, что, с целью упрощения, в нем другие входы сумматора соединены с выходами рабочих блоков памяти н первого коммутатора . . . S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1076953 (д!) G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABT0PGH0MY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3449454/18-24 (22) 04.06.82 ,(46) 28.02.84. Бюл. № 8 (72) В, А. Шастин, В. П. Петровский, И. И. Клепиков и А. А. Виглин (53) 681.327 (088.8) (56) 1. Авторское свидетельство СССР №. 585549, кл. G ll С 29/00, 1977.

2. Авторское свидетельство СССР № 803014, кл. G Н С 29/00, !978 (прототип). (54) (57) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВО, содержащее регистр адреса, одни из выходов которого соединены с входами рабочих и резервного бло ков памяти, первый коммутатор, входы fcoторого соединены с выходами рабочих блоков памяти, а управляющие входы — с другимн выходами регистра адреса, сумматор, одни из входов которого соединены с выходами резервного блока памяти, а выходы подключены к одним нз входов второго коммутатора, другие входы которого соединены с выходами первого коммутатора и входами блока контроля, выход которого соединен с управляющими входами второго коммутатора, элементы И, первые входы которых соединены с выходом генератора тактовых импульсов, вторые входы — с выходами второго коммутатора, а выходы являются выходами устройства, отличакчцееся тем, что, с келью упрощения,в нем другие входы сумматора соединены с выходами рабочих блоков памяти и первого. коммутатора! > (!>()53

Изобр< тенис Относится к Вычислит<льний техник< и может быть использовано при нос Гроении запоминающих устройств.

Известно резервированное запоминающее устройство, содержащее блоки памяти, цепи формиропяиия адреса и коммутации информации. Г!<)рировяние неисправностей в этом устройстве осуществляется путем цел<>чи< ленного резервирования блоков ия мяти (! ).

Недостатком указанного устройства является большой объем резервного оборудования памяти.

If Iè6oëåå близким к предлагаемому является резервированное запоминающее устройство, содержащее регистр адреса, двя рабочих блока памяти, резервный блок памяти (в который занесена поразрядная сумма по мт)дулю два информации ячеек с одинаковыми адресами рабочих блоков памяти), первый и второй коммутаторы, входы которых соединены с соответствующими выходами рабочих блоков памяти, а управляющие входы -соединены с управляющими выходами регистра адреса, сумматор, первые входы которого соединены с выходами второго коммутатора, а вторые входы соединены с выходами резервного блока памяти, блок контроля, третий коммутатор, генератор тактовых импульсов, элементы И j2J.

Недостатком известного устройства является то, что при создании высоконадежного резервированного запоминающего устройства при меньшем, по сравнению с прототипом, резервном оборудовании памяти требуется большой объем оборудова>>ия, общего для всех блоков памяти. Данный недостаток проявляется в значительном усложнении второго коммутатора при увеличении количества рабочих блоков памяти, приходящихся на один резервный блок, и В снижении надежности устройства.

Цель изобретения — упрощение 1 (стройства.

Поставленная цель достигается тем, что ю резервированном запоминающем устройстве, содержащем регистр адреса, одни из выходов которого соединены с . входами рабочих и резервного блоков памяти, перВый коммутатор, входы которого соединены с выходами рабочих блоков памяти, а управляющие входы .— с другими выходами регистра адреса, сумматор, одни из Входов которого соединены с выходами резервного блока памяти, а выходы подключены к одним из Входов второго коммутатора, другие входы которого соединены с выходами первого коммутатора и входами блока контроля, выход которого соединен с управляющими входами второго коммутатора, элементы И, первые входы которых соединены с выходом генератора тактовых импульсов, - вторые входы — с, выхрдами второго коммутатора, а выходы являются

>О !

E3I>Iхилями устройгтия, друl и<: и;Оды суммат(>ря co(динены с Выходами рабочих бло

КОВ IIIP I И И I I<. РВО ГО КО(! 1, Г ВТОРЯ

Исклк>ченис из р< >ультя>О3 суммирования инфОрм я !! пи p<çс рви!>у< v1(>i О В д 3 иный момент блока пачь и дистигаетси (>ут< м ес

ДВОЙ ИОГО <УЛ1 М И!)ОЕ>>! II ИЯ (Г! >!(РОРМ Я и И Я ИЯ сvi>(I M ÂÒîÐ пода< T(и II(>;jl>I(и E>xo>(Я и - испосред<твенно с раби (е! и блока памяти и с Выхода перв()ГО коv»утяторя) . Б этом случае поразрядная сумм>! (>О чодуг!н> дня дВух Одиня кОВых дВОи чиых чисел ря Вия «0»>, так кяк в каждом разряд(чисел суммируется либо «0» с «0», либо «!» с 1» (0 1- 0==== О, + = !О, перенос Отбрасывается и остается О), при этом нс имсет значения, правильная или неправильная информация поступает из рабочего блика памяти.

Н>3 чертеже приведена структурная схема резервированного запоминающего устройстВа.

Устройство содержит ре! истр адреса, часть 2 из разрядов которого слу жит для управления считыванием информации из одного из рабочих блоков З„...Зк памяти, резервный блок 4 Памяти, в который занесена суммя по модулю два информации с одинаковыми адресами из рабочих блоков памяти, первый коммутатор 5, предназначенный для передачи ия выходы информ Я ци и одного (Выбранного) рабочего блока памяти, сумматор б, предназначенный для формирования резервной информации из информации резервного блока 4 памяти и информации рабочих блоков 3!...3Ä памяти, блок 7 контроля, например по модулю, второй коммутатор 8, предназна- ченный для выдачи на егО выходы информации с выходов первого коммутатора 5 или выходов сумматора 6, элементы И 9 (но числу разрядов выдаваемой информации), .предназначенные для выдачи на выходы устройства достоверной информации по тактовым импульсам генератора !О

Г3 !bl X И М П УЛ ЬСОВ.

Первый 5 и второй 8 коммутаторы Выпочнены, например, на коммутаторах со встроенной дешифрацией сигналов управления (на э.чементах 533КП11, 533КП!3, 533П15 и т. д.) .. Сумматор б Выполнен, например, на элементах 533ЛП5.

Блок 7 контроля выполнен на злемеигях контроля четности !ЗЗИП2.

Устройство работает следующим Образом.

Адрес ячейки, к которой необходимо обратиться, записывается В ре-.истр 1, В часть 2 разрь с,О 01>AEo заносится признак обращения к Одно: >; из ((,>,.-.Оч;,. - локов З,...Зк памяти. Если Обращен е I;роизводится к блоку 3,. ГО ч> -,àê,"-I."ë ;из н-Eo информ я ци я через пер El. ; и комм утя-.ор 5 поступает на . входы б.."Окя 7 контроля, первые входы второго комму-вторя 8, к + 2-е входы сумматора б. <)дновре>1е.:,>>О

l076953

Составитель В. Рудаков

Техред И. Верес Корректор И. Муска

Тираж 875 Подписное

ВНИИПИ Государетвениого комитета СССР по делам нзо6ретеннй н открмтнй

I! 3035, Москва, Ж вЂ” 35, Раушская на6., д. i/5

Филиал ППП «Патент>, г. Ужгород, ул. Проектная, 4

Редактор А. Власенко

Заказ 758/48

»а к + входов сумматора 6 поступает информация, считанная по тому же адресу из соответствующих рабочих 3> ...Зк и резервного 4 блоков памяти.

Сумматор 6 реализует функцию поразрядного суммирования по ктодулю два поданной на его (к+2) входов информации.

При этом информация с выходов первого рабочего блока 3, памяти и росум м и руется дважды (по первым и к+2-м входам сумматора 6) .

Так как поразрядная сумма по модулю два одинаковых двоичных чисел равна «0», то на выходы сумматора 6 поступит информация, равная поразрядной сумме по модулю два информации, считанной из всех блоков памяти, кроме первого. При этом при отсутствии неисправностей на вторые входы второго ком мутатора 8 подается информация, равная информации, считанной из первого рабочего блока 31 памя: и (резервная информация).

Если блоком 7 контроля не зарегистрировано искажение информации, поступающей с выходов .первого коммутатора 5, то блок 7 вырабатывает сигнал, разрешаюгци и прохождение этой информ а ци и через второй коммутатор 8 на входы элементов

И 9. Если результат контроля отрицательный, то на выходы второго коммутатора 8 поступает информация с выходов сумматора 6. На элементах И 9 по тактовым имlo пульсам генератора l0 происходит выделение достоверной информации.

Аналогично происходит считывание информации и из других рабочих блоков памяти.

Предлагаемое техническое решение, по сравнению с прототипом, позволяет исключить из состава оборудования, общего для всех блоков памяти, коммутатор (используемый при формировании резервной информации) путем увеличения количества входов сумматора, что упрощает устройство.