Устройство для контроля блоков ввода-вывода

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) 31511 G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

1!

6

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3478628/18-24 (22) 30.07.82 (46) 07.04.84. Бюл. № 13 (72) Г.В.Катаев, В.В.Клочков н А.М.Слюдиков (53) 327.681(088.8) (56) 1. Авторское свидетельство СССР № 415662, кл. G 06 F 11/26, 1975, 2. Авторское свидетельство СССР № 640298, кл. С 06 F 11/26, 1978 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

БЛОКОВ ВВОДА-ВЬ1ВОДА, содержащее первый блок управления, первый, второй и третий блоки памяти, блок ввода, первьй, второй, третий .блоки сравнения, первый регистр, блок индикации, счетчик, первый блок усилителей и блок регистрации, вход которого соединен с первым выходом первого блока усилителей, первый вход которого соединен с первым выходок первого блока памяти, второй выход которого соединен с первым входом первого блока сравнения, выход которого соединен с первым входом первого блока управления, второй вход которого соеди нен с первым выходом второго блока памяти, второй выход которого соединен с первым входом третьего блока памяти, первый выход которого соединен с первым входом второго блока сравнения,. выход которого соединен с третьим входом первого блока управления, первый выход которого соединен с входом первого блока памяти, третий выход которого соединен с вторым входом второго блока сравнения, третий вход которого соединен с вторым выходом первого блока усилителей, второй вход и третий выход которого соединены соответственно с вторым выходом и вторым входом третьего блока памяти, третий выход которого соединен с первым входом третьего блока сравнения, второй вход которого соединен с четвертым выходок первого блока памяти, пятый выход которого л соединен с третьик входом третьего блока памяти, четвертый вход которого соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второго блока памяти, третий выход которого соединен с третьим входом третьего блока сравнения, выход которого соединен с четвертым входом первого блока управления, пятый вход которого соединен с шестым выходом первого блока памяти, седьмой выход которого соединен с входом счетчика, выход которого соединен с шестым входом первого блока управления, второй выход кото- рого соединен с входом первого регистра, первый выход которого соединен с пятым входом третьего блока памяти, второй выход первого регистра соединен с входом блока индикации, седьмой вход первого блока управления соединен с третьим выходом блока ввода, восьмой выход первого блока памяти соединен с вторым входом второго блока памяти, четвертый выход первого блока усилителей соединен с вторым входом первого блока сравнения, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия устройства, в него введены второй, третий и четвертый

108480з блоки управления, четвертый блок памяти, четвертый блок сравнения, блок регистров и второй блок усилителей, первый и второй входы которого соединены соответственно с первым и вторым выходами второго блока управления, третий выход которого соединен с первым входом третьего блока управления, выход которого соединен с первым входом блока регистров, первьп .и второй выходы которого соединены соответственно с третьим и четвертым входами второго блока усилителей, первый выход которого соединен с первым входом второго блока управления, второй вход которого соединен с первым выходом четвертого блока памяти, второй выход которого соединен с первым входом четвертого блока сравнения, второй вход которого соединен с первым входом четвертого блока управления, с вторым входом блока регистров и с вторым выходом второго блока усилителей, третий выход которого соединен с вторым входом четвертого блока управления, третий вход и выход которого соединены соответственно с третьим выходом и входом четвертого блока памяти, четвертый выход которого соединен с третьим входом блока регистров,четвертый вход которого соединен с четвертым выходом второго блока усилителей, пятый вход и пятый выход которого соединен соответ-. ственно с пятым выходом и третьим входом первого блока усилителей, четвертый выход второго блока управления соединен с четвертым входом че гвертого блока управления, пятый вход которого соединен с выходом четвертого блока сравнения, пятый выход четвертого блока памяти соединен с вторым входом третьего блока управления, шестой вход и шестой ,выход второго блока усилителей яв:ляются соответственно входом и выходом устройства.

2. Устройство по 1, о т л и ч а1 ю m; е е с я тем, что второй блок управления содержит элемент ИЛИ-НЕ, первый и второй триггеры и формирователи импульсов, выходы которых сое динены с входами элемента ИЛИ-НЕ, входы формирователей импульсов являются первым входом блока, входы первого и второго триггеров являются вторым входом блока, выходы первого и второго триггеров являются первым и вторым выходами блока, выход одного из формирователей импуль— сов является третьим выходом блока, выход элемента ИЛИ-HE является четвертым выходом блока.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что третий блок управления содержит третий, четвертый и пятый триггеры, первый, второй, третий и четвертый элементы И-НЕ, первые входы которых соединены с первым выходом третьего триггера, первый выход четвертого триггера соединен с вторыми входами первого и третьего элементов И-НЕ, второй выход четвертого триггера соединен с вторыми входами второго и четвертого элементов И-НЕ, третьи входы которых соединены с первым выходом пятого триггера, второй выход которого соединен с третьими входами первого и третьего элементов И-НЕ, выходы первого, второго, третьего и четвертого элементов И-НЕ являются выходом блока, первые входы третьего, четвертого и пятого триггеров являются первым входом блока, вторые входы третьего, четвертого и пятого триггеров являются вторым входом блока. !

4. Устройство,по п. 1, о т л ич а ю щ е е с я тем, что четвертый блок управления содержит шестой, седьмой и восьмой триггеры, первый, второй, третий и четвертый элементы задержки, второй регистр, элемент ИЛИ, пятый, шестой и седьмой элементы И-HE и формирователь импульсов, выход первого элемента задержки соединен с первыми входами пятого и шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым и вторым выходами шестого триггера, выходы пятого и шестого элементов И-НЕ соединены соответственно с входом второго элемента задержки и с входом третьего элемента задержки, выход которого соединен с первым входом шестого триггера и с первым входом седьмого триггера, второй вход которого соединен с первым входом восьмого триггера и с выходом четвертого элемента задержки, вход которого соединен с первым входом элемента ИЛИ и с выходом седьмого элемента И вЂ” НЕ первый второй входы которого соединены

1084805 соответственно с выходами седьмого и восьмого триггеров, выход второго элемента задержки соединен с вторым входом элемента ИЛИ, первый вход второго регистра является первым входом блока, вход формирователя импульсов является вторым входом блока, вход первого элемента задержки и вторые входы первого триггера

Изобретение относится к вычис-лительной технике и может быть использовано для профилактического контроля высокоскоростных периферийных устройств ввода-вывода, удаленных на сравнительно большие расстояния от устройства контроля.

Известно устройство, содержащее блоки задания режимов управления, имитации режимов, хранения программ проверки, регистрации, сопряжения fij

Однако данное устройство отличается малым быстродействием.

Наиболее близким по технической сущности и достигаемому результату к изобретению является устройство для контроля блоков ввода-вывода, содержащее первый блок управления, первый, второй и третий блоки памяти, блок ввода, первый, второй и третий блоки сравнения, первый регистр, блок индикации, счетчик, первый блок усилителей и блок регист рации, вход которого соединен с первым выходом первого блока усилителей, первый вход которого .соединен с первым выходом первого блока памяти, второй выход которого соединен с первым входом первого блока управления, второй вход которого соединен с первым выходом второго блока памяти, второй выход которого соединен с первым входом третьего блока. памяти, первый выход которого соединен с первым входом второго блока сравнения, выход которого соединен с третьим входом первого блока управления, первый выход которого соединен с входом первого блока памяти, третий выход которого соединен .с вторым выходом первого блока усилии второго регистра являются третьим входом блока, второй вход восьмого триггера является четвертым входом блока, третий вход седьмого элемента И-НЕ является пятым входом блока, выходы первого элемента задержки, элемента ИЛИ, формирователя импульсов и регистра являются выходом четвертого блока управления. телей, второй вход и третий выход которого соединены соответственно с вторым выходом и вторым входом третьего блока памяти, третий выход

5 которого соединен с первым входом третьего блока сравнения, второй вход которого соединен с четвертым выходом первого блока памяти, пятый выход которого соединен с третьим

30 входом третьего блока памяти, четвертый вход которого соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второго блока памяти, третий 5 выход которого соединен с третьим входом третьего блока сравнения, выход которого соединен с четвертым входом первого блока управления, пятый вход которого соединен с шес,20 тым выходом блока памяти, седьмой выход которого соединен с входом счетчика, выход которого соединен с шестным входом первого блока управления, второй выход которого

25 соединен с входом первого регистра, первый выход которого соединен с пятым входом третьего блока памяти, второй выход первого регистра соединен с входом блока индикации, седьмой вход первого блока управления соединен с третьим выходом блока ввода, восьмой выход первого блока памяти соединен с вторым входом второго блока памяти, четвертый вы35 ход первого блока усилителей соединен с вторым входом первого блока срав нения (2j .

Устройство обеспечивает возможность контроля низко- и среднеско,ðoñòíûõ устройств ввода-вывода, однако не может быть использовано

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для контроля. блоков ввода-вывода, содержащее первый блок управления, первый, второй и третий блоки памяти, блок ввода, первый, второй, третий блоки сравнения, первый регистр, блок индикации, счетчик, первый блок усилителей и блок регистрации, вход которого соединен с первым выходом первого блока усилителей, первый вход которого соединен с первым выходом первого блока памяти, второй выход которого соединен с первым входом первого блока сравнения, выход которого соединен с первым входом первого блока управления, второй вход которого соединен с первым выходом второго блока памяти, второй выход которого соединен с первым входом третьего блока памяти, первый выход которого соединен с первым входом второго блока сравнения, выход которого соединен с третьим входом

30 первого блока управления, первый выход которого соединен с входом первого блока памяти, третий выход которого соединен с вторым входом вто рого блока сравнения, третий вход которого соединен с вторым выходоу 35 первого блока усилителей, второй вход и третий выход которого соеди« нены соответственно с вторым выходом и вторым входом третьего блока памяти, третий выход которого соеди- 40 нен с первым входом третьего блока сравнения, второй вход которого соединен с четвертым выходом первого блока памяти, пятый выход которого соединен с третьим входом третьего

45 блока памяти, четвертый вход которого соединен с первым выходом блока ввода, второй выход которого соединен с первым входом второго блока памяти, третий выход которого соеди- 50 нен с третьим входом третьго блока сравнения, выход которого соединен с четверым входом первого блока управления, пятый вход которого соеди-, нен с шестым выходом первого блока 55 памяти, седьмой выход которого соеди нен с входом счетчика, выход которо"

ro соединен с шестым входом первого

3 10848 для профилактического контроля высокоскоростных периферийных устройств ввода-вывода. блока управления, второй выход которого соединен с входом первого регистра, первый выход которого соединен с пятым входом третьего блока памяти, второй выход первого регистра соединен с входом блока индикации, седьмой вход первого блока управления соединен с третьим вы1 ходом блока ввода, восьмой выход первого блока памяти соединен с вторым входом второго блока памяти, четвертый выход первого блока усилителей соединен с вторым входом первого блока сравнения, введены второй, третий и четвертый блоки управления, четвертый блок памяти, четвертый блок сравнения, блок регистров и второй блок усилителей, первый и второй входы которого соединены соответственно с первым и вторым выходами второго блока уп— равления, третий выход которого соединен с первым входом третьего блока управления, выход которого соединен с первым входом блока регистров,первый и второй выходы которого соединены соответственно с третьим и четвертым входами блока усилителей, первый выход которого соединен с первым входом второго блока управления, второй вход которого соединен с первым выходом четвертого блока памяти, второй выход которого соединен с первым входом четвертого блока сравнения, второй вход которого соединен с первым входом четвертого блока управления, с вторым входом блока регистров н с вторым выходом второго блока усилителей, третий выход которого соединен с вторым входом четвертого блока управления, третий вход и выход которого соединены соответственно с третьим выходом и входом четвертого блока памяти, четвертый выход кбторого соединен с третьим входом блока регистров, четвертый вход которого соединен с четвертым выходом второго блока усилителей, пятый вход и пятый выход которого соединены соответственно с пятым выходом и третьим входом первого блока усилителей, четвертый выход второго блока управления соединен с четвертым входом четвертого блока управления, пятый вход которого соединен с выходом четвертого блока сравнения, пятый выход четвертого блока памяти

1 08 4 8(1 > соединен с вторым входом третьего блока управления, шестой вход и шестой выход второго блока усилителей являются соответственно входом и выходом устройства. 5

Кроме того, второй блок управления содержит элемент ИПИ-НЕ, первый и второй триггеры и формирователи импульсов, выходы которых соединены с входами элемента ИЛИ-НЕ, входы фор- 10 мирователей импульсов являются первым входом блока, входы первого и второго триггеров являются вторым входом блока, выходы первого и второго триггеров являются первым и вторым выходами блока, выход одного из формирователей импульсов является третьим выходом блока, выход элемента ИЛИ-НЕ является четвертым выходом блока. 20

При этом третий блок управления содержит третий, четвертый и пятый триггеры, первьй, второй, третий и четвертый элементы И-НЕ, первые входы которых соединены с первым выходом третьего триггера, первый выход четвертого триггера соединен с вторыми входами первого и третьего элементов И-НЕ, второй выход четвертого триггера соединен с вторыми З0 входами второго и четвертого элементов И-НЕ, третьи входы которых соединены с первым выходом пятого триггера, второй выход которого соединен с третьими входами первого и третьего элементов И-НЕ, выходы первого, второго, третьего и четвертого элементов И-НЕ являются выходом блока, первые входы третьего, четвертого и пятого триггеров являются пер-40 вым входом блока, вторые входы третьего, четвертого и пятого триггеров являются вторым входом блока.

А четвертый блок управления содер-45 жит шестой, седьмой и восьмой триггеры, первый, второй и третий и чет. вертый элементы задержки, второй регистр, элемент ИЛИ, пятый, шестой и

I седьмой элементы И-НЕ и формирователь импульсов, выход первого эле50 мента задержки соединен с первыми входами пятого и шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым и вторым выходами шестого триггера, 55 высоды пятого и шестого элементов И-НЕ соединены соответственно в вхоДом второго элемента задержки и с входом третьего элемента задержки, вьжод которого соединен с первым

1 входом шестого триггера и с первым входом седьмого триггера, второй вход которого соединен с первым входом восьмого триггера и с выхоцом четвертого элемента задержки, вход которого соединен с первым вхо. дом элемента ИЛИ и с выходом седьмого элемента И-НЕ, первый и второй входы которого соединены соответственно с выходами седьмого и восьмого триггеров, выход второго элемента задержки соединен с вторым входом элемента ИЛИ, первый вход второго регистра является первым входом блока, вход формирователя импульсов является вторым входом блока, вход первого элемента задержки и вторые входы первого триггера и второго регистра являются третьим. входом блока, второй вход восьмого триггера является четвертым входом блока, третий вход седьмого элемента И-HE является пятым входом блока, выходы первого элемента задержки, эле--. мента ИЛИ, формирователя импульсов и регистра являются выходом четвертого блока управления.

На фиг. 1 приведена структурная схема устройства для контроля блоков ввода-вывода на фиг. 2-4 функциональные схемы соответственно второго, третьего и четвертого блоков управления.

Устройство для контроля блоков ввода-вывода содержит первый блок 1 управления, первый 2, второй 3 и третий 4 блоки памяти, блок 5 ввода, первый б, второй 7 и тре тий 8 блоки сравнения, первый регистр 9, блок 10 индикации, счетчик 11, первый блок 12 усилителей, блок 13 регистрации, второй 14, третий 15 и четвертый блоки 16 управления, четвертый блок 17 памяти, четвертый блок 18 сравнения, блок 19 регистров и второй блок 20 усилителей.

Второй блок 14 управления (фиг.2) содержит элемент ИЛИ-НЕ 21, первый и второй триггеры 22 и 23 и формирователи 24 импульсов.

Третий блок 15 управления (фиг.3) содержит третий, четвертый и пятый триггеры 25-27, первый, второй, третий и четвертый элементыИ-НЕ 2831.

1084805

Четвертый блок 16 управления (фиг. 4) содержит шестой, седьмой и восьмой триггеры 32-34, первый, второй, третий и четвертый элемен— ты 35-38 здержки, второй регистр 39, элемент ИЛИ 40, пятый, шестой и седьмой элементы И-НЕ 41 43, и формирователь 44 импульсов.

Первый блок 1 управления управляет считыванием микропрограмм имитации режимов проверки из первого блока 2 памяти. Первый блок 2 памяти хранит микропрограммы имитации режимов проверки. Второй блок 3 памяти хранит программы испытаний проверяемого устройства в виде команд, каждая из которых соответствует микропрограмме, храняющейся в первом блоке 2 памяти. Третий блок 4 памяти хранит массивы вводимой и выводимой информации„ эталоны ин— формации. Блок 5 ввода задает адреса прогрмм проверок и осуществляет запуск работы устройства. Первый блок 6 сравнения контролирует управляющие сигналы, выдаваемые испытуемым устройством, сравнивает их с эталонными, получаемыми из первого блока 3 памяти. Втрой блок 7 сравнеЗО ния контролирует принимаемую от испытуемого устройства информацию путем сравнения ее с эталонной, храняющейся в третьем блоке 4 памяти.

Третий блок 8 сравнения обеспечивает контроль информации на четкость.

Первый регистр 9 обеспечивает фиксацию сбойных ситуаций, а- блок 10 индикации — индикацию сбойных ситуаций. Счетчик 11 производит отработку..интервалов времени между поступлением управляющих сигналов от испытуемого устройства. Запуск отсчета времени и установка длительности временного интервала задаются из первого блока 2 памяти.

Первый блок 12 усилителей осущест. вляет сопряжение электрических сигналов блоков 2 и 4 памяти и блоков 6 и 7 сравнения с вторым блоком 20 усилителей и блоком 13 регистрации.

Блок 13 регистрации регистрирует результаты обмена контрольной информацией между устройством и проверяемым устройством ввода-вывода.

Второй блок 14 управления вырабатывает сигналы управления третьим и четвертым блоками 15 и 16 управления, а также сигналы идентификации данных при обмене данными. Третий блок 15 управления осуществляет управление выдачей данных из блока 19 регистров. Четвертый блок 16 управления управляет считыванием микро— программ, храняющихся в четвертом блоке 17 памяти. Четвертый блок 17 памяти хранит микропрограммы и управляет работой блоков 14 и 15 управления и блока 19 регистров. Четвертый блок 18 сравнения контролирует данные на четность. Блок l9 регистров осуществляет прием, хране. ние, выдачу и коммутацию данных.

Второй блок 20 усилителей осуществляет сопряжение электрических сигналов блоков 14-19 с блоком l2 усилителей и с проверяемым устройством, Устройство для контроля блоков ввода-вывода работает следующим образом.

Испытуемое высокоскоростное устройство ввоца-вывода (УВВ) подключается к второму блоку 20 усилителей, который, в свою очередь, подключается к первому блоку 12 усилителей.

Оператор с помощью блока 5 ввода задает данные, необходимые для выпол нения проверки: начальный адрес исполняемой программы во второй блок 3 памяти, адрес испытуемого УВВ в третий блок 4 памяти, и запускает первый блок 1 управления, который вызывает из первого блока 2 памяти микропрограмму на ального пуска, по которой из второго блока 3 памяти считывается первым команда исполняемой программы.

Вся последующая работа устройства определяется программой, записанной во втором блоке 3 памяти. Код операции каждой команды через первый блок i управления подается в первый блок 2 памяти для считывания соответствующей микропрограммы. Микрооперации первого блока 2 памяти управляют работой блоков 1, 3, 4, 6, 7, 8, 11 и 12 устройства. Команды программы проверки готовят информацию для обмена с испытуемым УВВ записывая операции команд в третий блок 4 памяти, после чего с ним организуется обмен с помощью первого и второго блоков 12 и 20 усилителей для вывода контрольной информации, ее приема, анализа реакций УВВ и записи информации о реакциях в третий блок 4.памяти. В процессе

1084805

25 приема и записи информации осуществляется сравнение принимаемой и эталонной информации во втором блоке 7 сравнения, а также проверяется правильность выработки УВВ управляющих 5 сигналов с помощью первого блока 6 сравнения, который сравнивает реально поступающие сигналы от УВВ и эталонные (ожидаемые) сигналы из перво-! го блока 2 памяти. Для определения ошибок, прерывающих испытания, используется счетчик 11, фиксирующий случаи отсутствия управляющих сигналов от УВВ в течение определенных промежутков времени. Все пересылки 15 информации контролируются на четность в третьем блоке 8 сравнения.

Обнаруженные при проверке неисправности первым, вторым и третьим блоками 6-8 сравнения и счетчиком 11 20 через первый блок 1 управления фиксируются в первом регистре 9 и индицируются на блоке 10 индикации.

По каждой из зафиксированных неисправностей осуществляется останов .работы устройства.

После запуска программы устройства устанавливается связь с УВВ через второй блок 20 усилителей.

При этом управляющие сигналы, выра30 батываемые первым блоком 2 памяти, через первый и второй блоки 12 и 20 усилителей поступают на УВВ и на второй блок 14 управления, а управляющие сигналы от УВВ через второй блок 20 усилителей поступают также на второй блок 14 управления, а через первый блок 12 усилителей — на иервый блок 6 сравнения. Служебные данные из третьего блока 4 памяти через первый и второй блоки 12 и 20 усилителей, блок 19 регистров и блок 20 усилителей поступают на УВВ, а от УВВ служебные данные через второй блок 20 усилителей, блок 19 регистров, блок 20 усилителей и первый блок 12 усилителей поступают на третий блок 4 памяти и второй блок 7 сравнения.

В процессе установления связи между устройством и УВВ соответствующим сигналом управления от УВВ через второй блок 20 усилителей, через формирователь 44 импульсов четвертого блока 16 управления запус- Ы кается четвертый блок 17 памяти с начального адреса, где вырабатывается соответствующий адресу набор микроопераций (MO), определяющий работу устройства в данный отрезок времени.

Последующие обращения к четвертому блоку 17 памяти осуществляются четвертым блоком 16 управления, который работает следующим образом.

В любом наборе MO по любому адресу в четвертом блоке 17 памяти вырабатывается МО, поступающая на первый элемент 35 задержки блока 16 управления, а с его выхода снова на четвертый блок 17 памяти для подготовки следующего адреса и через пятый элемент И-НЕ 41, второй элемент 36 задержки, элемент HJIH 40 так же на четвертый блок t7 памяти для считывания следующего набора МО. Если микропрограммой определен переход на ожидание ответа от УВВ или управ ляющего сигнала от первого блока 12 усилителей, то соответствующей MO взводится шестой триггер 32 и сигнал с первого элемента 35 задержки через пятый элемент И-НЕ 4 1 не пройдет, а через шестой элемент И-HE 42, и третий элемент 37 задержки взведет седьмой триггер 33 и сбросит шестой триггер 32 в начальное состояние. При поступлении или снятии управляющего сигнала от УВВ или от первого блока 12 усилителей на второй блок 14 управления, на одном из соответствующей пары формирователей 24 импульсов, входы которых объединены и один из которых является формирователем переднего фронта, другой — заднего, вырабатывается сигнал, который через элемент ИЛИНЕ 21 поступает на второй. вход вось" мого триггера 34 четвертого блока 16 управления и взводит его. При этом, так как триггер 33 взведен, на выходе седьмого элемента И-НЕ 43 вырабатывается сигнал, поступающий через элемент ИЛИ 40 на четвертый блок 17 памяти для считывания сле— дующего набора МО, а через четвер тый элемент 38 задержки на входы седьмого и восьмого триггеров 33 и 34 для установки их в начальное состояние. Второй регистр 39 предназначен для приема, временного хранения и передачи в четвертый блок 17 памяти адреса микропрограмм, по которой будет осуществляться обмен контрольной информацией между устройством и УВВ. Адрес микропро..

1084805 граммы поступает на первый вход второго регистра 39 из третьего блока 4 памяти через первый и второй блоки 12 и 20 усилителей, а на вторые входы регистра поступают MO из чет- 5 вертого блока 17 памяти для установки регистра в начальное состояние и управления занесением в него адреса микропрограммы.

Таким образом, четвертый блок 17 памяти отслеживает обмен управляю— щими сигналами между устройством и УВВ. Когда блок 17 памяти определит, что на УВВ передается код команды, которую УВВ должно выполнять, то этот код заносится в регистр 39 блока 16 управления. В момент пере— хода к обмену контрольными данными между устройством и УВВ код команды переносится из регистра 39 блока 16 управления в блок 17 памяти и этот код является начальным адресом соответствующей микропрограммы обмена данными. В этот же момент соответствующей MO из блока 17 памяти, поступающей на второй вход третьего блока 15 управления, взводится третий триггер 25. При этом ,запрещающий сигнал с второго выхода триггера 25 поступает на первый зо вход блока 19 регистров, запрещая прохождение данных между устройством и УВВ через соответствующие коммутаторы данных блока, а разрешающий сигнал с первого выхода триггера 25 поступает на первые входы первого, второго, третьего и четвертого элементов И-НЕ 28-31, на вью"оде одного из которых в соответствии с состоянием четвертого и пято- 4О го триггеров 26 и 27 вырабатывается сигнал, обеспечивающий соответствующую коммутацию данных в блоке 19 регистров. Управление состоянием триггеров 26 и 27 производится соответствующими MO из блока 17 памяти.

При передаче контрольных данных от устройства в УВВ очередное слово данных из блока 4 памяти записывается в один из двух регистров блока 19 5 регистров соответствующим сигналом, поступающим из блока 17 паяти, а с другого регистра осуществляется вы" дача в УВВ записанного ранее предыдущего слова данных. За время передачи очередного слова данных из блока 4 памяти в блок 19 регистров, каждое предыдущее слово из блока 19 регистров передается в УВВ N раз, так, что общее число переданных слов данных в УВВ

Р =MN, где M — количество слов, переданных иэ блока 4 памяти; Ч вЂ” отношение быстродействия

УВВ к быстродействию блоков 1 — 13.

Это отношение К может быть задано программно в блоке 17 памяти в

Э зависимости от быстродействия УВВ.

При считывании из УВВ переданных ранее контрольных данных из каждых

N слов в соответствующий регистр блока 19 регистров записывается одно, которое затем передается в блок 4 памяти. Таким образом, за один сеанс связи с УВВ в блок 4 памяти поступит М слов данных. Все слова P передаются за сеансы связи с УВВ, причем в каждом сеансе в блок 19 регистров заносится соответственно каждое первое, второе,.... N-e слово из группы в N слов, что задается программой устройства.

В процессе обмена контрольными данными сигнал идентификации данных от УВВ через первый блок 20 усилителей, соответствующий формирователь 24 и .элемент ИЛИ-НЕ 21 блока 14 управления запускает блок 17 памяти, как бьшо показано соответствующчми MO которого производится управление первым и вторым триггерами 22 и 23 блока 14 управления. При этом ответный сигнал идентификации данных с триггера 23 через второй блок 20 сопряжения поступает на УВВ, а с

1 триггера 22 через блоки 20 и 12 усилителей — на первый блок 6 сравнения.

В процессе передачи данных в УВВ в четвертом блоке 18 сравнения производится контроль данных на четность. В случае ошибки на выходе блока 18 сравнения вырабатывается запрещающий сигнал, поступающий на третий вход седьмого элемента И-,.

НЕ 43 четвертого блока 16 управления запрещая выработку сигнала запуска четвертого блока 17 памяти (происхо" дит останов работы устройства).

После окончания передачи данных соответствующий управляющий сигнал от УВВ через один иэ формирователей 24 импульсов второго блока 14 управления поступает на первый

1084805

13 вход третьего триггера 25 третьего блока 15 управления и устанавливает его в начальное состояние. При этом, как было указано, служебные данные между устройством и УВВ передаются ,через блок 19 регистров (через коммутаторы), минуя регистры.

При передаче данных между устройством и быстродействующим УВВ существенное значение приобретает время распространения сигналов по кабелю между ними, которое ограничивает взаимную длину линии связи.

Максимально допустимое время передачи единицы информации выражается формулой

t — (1) еавсАор f

MaiC где Е " максимальная скорость работы УВВ.

Распределение этого времени выражается формулой макс Чев Ч tKoa (2) где t»< t — время обработки сигналов идентификации данных в УВВ и устрой. стве соответственно; д — время распространения сигналов в кабеле.

Обычно и приблизительно равно всегда меньше 41 в. Учитывая этот и сделав допущение, что и й11 можно записать

« Мщу ал

Так как й„ = 2Е

? — длина кабеля; . — погонная задержка в кабеле, нс/м;

2 — коэффициент, учитывающий, что за время обмена единицей информации сигнал идентификации данных распределя- ется от устройства в УВВ и обратно, и учитывая (1) и (3), получаем

L = ° (4)

6 а мака

Если, например, максимальная скорость работы УВВ равна 800 кбайт/с, 111 а погонная задержка в кабеле 5 нс/м, то из (4) получаем

1 10

ГГ!!. ЮТТА !С-!( 40 (м)

Следовательно, при таком быстродействии УВВ расстояние между ним и устройством (даже при сделанном допущении, что. t< Ä= t <>) не должно превышать 40 м, а реально еще меньше.

Невомзожность проводить контроль быстродействующих УВВ на сравнительно больших расстояниях ограничивает возможность использования конт25 рольной аппаратуры на объектах.

Устройство позволяет значительно увеличить расстояние между ним и испытуемым высокоскоростным УВВ.

Это достигается тем, что блоки 14-20 выполнены конструктивно отдельно от блоков 1-13 так, что легко могут прн помощи блока 20 подсоединяться к испытуемому УВВ в непосредственной близости от него, а подсоединение

35 к блоку 12 может осуществляться на значительньк расстояниях, так как обмен в стыке между блоком 20 и блоком 12, как было указано, при описа нии работы устройства производится ,с быстродействием известного устройства, т.е. значительно медленнее, чем в стыке между блоком 20 и УВВ.

1084805!

084805

3ЯИКПИ Заказ 20 1 2/44 Тираж 699 Подписное

Фкщаад ППП "Патент". г. Ужгород,ул.Проектыая, 4