Устройство для обнаружения ошибок при передаче кодов

 

УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК ПРИ ПЕРЕДАЧЕ КОДОВ, содержащее входной регистр, входы которого являются входами устройства, а первый вы « ход соединен с первыми входами, М РЫходных регистров, Ц триггеров, ц блоков контроля на четкость и и элементов И1Ш, выход каждого элемента И1Ш через соответствующий выходной регистр подключен к первому входу соответствующего блока контроля на четкость , второй вход которого через соответствующий триггер соединен с выходом соответствуюп1его элемента ИЛИ, а выходы всех блоков контроля .на четкость подключены к первым входам блока форг-мрования сигнала ошибки , выход которого является выходом устройства, а также регистр контрольных разрядов, первый выход которого подключен к вторым входам трихтеров, отличаюп(ееся тем, что, с целью его упроп1,ения и расширения функциональных возможностей, в него введены блок управления параллельной записью, подключенный выходом к вторым входам элементов 1-ШИ, два блока контроля по модулю два и дешифратор, каждый выход которого подключен к nepBONfy входу соответствующего элемента ИЛИ, а выход соединен с вторым i выходом входного регистра и первым входом первого блока контроля по (Л модулю два, подключенного выходом к входу блока фop D poвaния сигнала с ошибки, а вторым входом - к второму выходу регистра контрольных разрядов, первый вход второго блока контроля по модулю два соединен с выходом о входного регистра, второй вход - с со первым выходом регистра 1;онтрольных разрядов, а выход - с входом блока to формирования сигнала ошибки.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„10912 II 1 !5» G 08 Р 11/08

I ; В! у 4,.

Ф (!

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

А@1", 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3535050/18-24 (22) 07.0!.83 (46) 07,05,84, Бюп. М !7 (72) С.Л.1!артиросян и Ю.А,Свистельников (53) 681.325(088,8) (56) 1. Авторское свидетельство СССР

Н 739538, кл. G 06 F !1/08, 1980.

2. Авторское свидетельство СССР

K 596949, кл. G 06 F 11/08, !978 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ

ОШИБОК ПРИ ПЕРЕДАЧЕ КОДОВ, содержащее входной регистр, входы которого являются входами устройства, а первый вы ход соединен с первыми входами, выходных регистров, триггеров, !! блоков контроля на четкость и !! элементов К!И, выход каждого элемента ИЛИ через соответствующий выходной регистр подключен к первому входу соответствующего блока контроля на четкость, второй вход которого через соответствующий триггер соединен с выходом соответствующего элемента

ИЛИ, а выходы всех блоков контроля ,на четкость подключены к первым входам блока формирования сигнала ошибки Выход KoтopoI о являpTся выходом устройства, а также регистр контрольных разрядов, первый выход которого подключен к вторым входам триггеров, о т л и ч а ю щ е е с я тем, что, с целью его упрощения и расширения функциональных возможностей, в него введены блок управления параллельной записью, подключенный выходом к вторым входам элементов ИЛИ, два блока контроля по модулю два и дешифратор, каждый выход которого подключен к первому входу соответствующего элемента Ш!!1, а выход соединен с вторым с выходом входного регистра и первым входом первого блока контроля по модулю два, подключенного выходом к входу блока формирования сигнала

C: ошибки, а вторым входом — к второму выходу регистра контрольных разрядов, ф первый гход второго блока контроля по модулю два соединен с первым выходом

Ь > входного регистра, второй вход — с первым выходом регистра контролып ix CCO разрядов, а выход — с входом блока формирования сигнала ошибки. М

1 ion

Изобретение отйосится к вычислительной технике, а именно к устройствам для автоматизированного контроля правильности функционирования устройств управления, н частно"ти коммутаторов или блоков выцачи дискрет— ной информации.

Известно устройство для контроля принимаемой информации, содержащее и-байтный передающий регистр, и-байтный приемный регистр, блоки свертки по модулю два, вторую группу блоков свертки по модулю два, две группы дополнительных блоков свертки по мо!

5 дулю два и блок сравнения„

С целью контроля передачи информации каждый байт инфс рмации передающего регистра сворачивается соответствуюшим блоком свертки пб 2О модулю два, который формирует контрольный разряд в соотнетствии с содержимым передающего регистра. После завершения передачи информации в приемный регистр содержимое этого регистра сворачивается соответствующим блоком из второй группы блоков свертки по модулю два, которые формируют контрольные разряды байтов в соответствии с содержимым принятой информации в приемный регистр.

Далее значения соответствующих байтов контрольных разрядов сравниваются и. если они не равны, то на выходе блока сравнения вырабатывает35 ся сигнал сбоя при передаче информации. С целью обнаружения ошибок кратности 2 предлагаемое устройство содержит две группы дополнительных блоков по модулю два и передающих и приемных регистров Г13 .

Недостаток данного устройства ограниченные функциональные воз— можности. Такое устройство не обеспечивает полную проверку блоков

45 контроля при передаче информации на регистры.

Наиболее близким к пр длагаемому по технической сущности и достигаемому результату является устройство для обнаружения ошибок в контрольном оборудовании, содержащее входной регистр, триггер контрольного разряда входного регистра, п регистров, и триггеров контрольного .разряда, и триггеров управления, п блоков формирования контрольного разряда, блок выработки сигнала ошибок, триггер режима проверки, 2 2 две группы элементов И и группу элементов ИЛИ, В данном устройстве происходит проверка блоков контроля в случае, когда производятся ко тролируемые пересыпки отдельных порций информации иэ регистра вместе с общим контрольным разрядом., Информация с входного регистра поступает на и регистров и на п блоков формирования контрольного разряда. Блок выработки сигнала ошибки обеспечивает контроль правильности принятой информации. Элементы 2И-ЗИ-ИЛИ обеспечивают запись контрольных разрядов н и триггеров контрольно го раз ряда, поступающих иэ соответствующих блсков формирования контрольного разряда HJIH из триггера контрольного разряда входного регистра. Триггер режима проверки и п триггеров управления служат для управления записью, а и блоков формирования контрольного разряда обеспечивают контроль правильности записи информации в п регистров 2 .

Недостатками известного устройства являются сложность его функциональной схемы, которая приводит к необходимости формировать контрольные разряды н управлять записью контрольными разрядами, а также ограниченные функциональные возможности, определяемые тем, что информация с входного регистра поступает по частям на и регистров, что ограничивает количество управляемых регистров.

Цель изобретения — упрощение устройства с расширением его функциональных воэможностей путем обеспече— ния последовательной или параллельной записи информации с входного регистра в и регистров по заданной программе.

Поставленная цель достигается тем, что в устройство, содержащее входной регистр, входы которого являются входами устройства, à первый выход соединен с первыми входами и выходных регистров, и триггеров, и блоков контроля на четкость и и элементов ИЛИ, выход каждого элемента ИЛИ через соответствующий выходной резистор подключен к первому входу соответствующего блока контроля на четкость, второй вход которого через соответствующий триггер соединен с выходом соответствующего элемента ИЛИ, а выходы всех блоков контропя на четкость подключены к

1091

3 первым входам блока формирования сигнала ошибки, йыход которого является выходом устройстна, а также регистр контрольных разрядов, первый выход которого подключен к вторым

5 входам триггеров, введены блок управления параллельной записью, подключенный выходом к вторым входам элементов HilH дна блока контроля по модулю дна и дешифратор, каждый выход которого подключен к первому входу соответствующего элемента ИЛИ, а выход соединен с вторым выходом входного регистра и первым входом первого блока контроля по модулю дна, под15 ключенного выходом к входу блока формирования сигнала ошибки, а вторым входом — к второму выходу регистра контрольных разрядов, первый вход второго блока ко»троля по модулю

20 дна соединен с первым выходом входного регистра, второй вход — с первым выходом регистра контрольных разрядов, а выход — с входом блока формирования сигнала ошибки.

На чертеже приведена функциональная схема устройства.

Устройство содержит входной регистр 1, регистр 2 контрольных разрядов, блок 3 управления параллельной записью, блоки 4 и 5 контроля по модулю два, дешифратор 6, элементы ИЛИ 7, -7, выходные регистры 8!в

8», триггеры 9 -9, блоки контроля на четкость 10 †1, блок 11 формирования сигнала ошибки, вход 12 информации, вход 13 строба, вход 14 контрольных разрядов, ныходы 151I5 выходной информации и выход 16 сигнала ошибки.

Устройство работает следующим 40 образом.

На вход 12 информации регистра 1 поступают два байта информации в сопровождении двух контрольных разрядов, подаваемых на вход 14 конт- 4> рольных разрядов. Информация с входа 12 информации регистра 1 и входа 14 контрольных разрядов регистра 2 принимается в регистр 1 и регистр 2 по стробу, поступающему с 50 входа 13. Состояние регистра 1 контролируется блоками 4 и 5. Каждый из блоков 4 и 5 контролирует один байт информации, причем каждый байт информации поступает в сопровождении 55 своего контрольного разряда, который из регистра 2 подается на соответствующие блоки 4 и 5. При пра211 4 вильном приеме и»формации н ре»ист— рах 1»а выходе блоков 4 и 5 c»r- »aë ошибки FfE. выдается. Пр» возникло»снии ошибки на выходах блоков 4 » 5 сигнал ошибк» поступает н блок 11.

С выходя регистра 1 первый блйт информации поступает на информационные входы регистрон 8 -8 и. Контрольный разряд первого байта информации из регистра 2 поступает на триггеры 9! -9 . Второй байт информации из регистра поступает на дешифратор 6, причем сюда может поступить как весь байт информации, так и часть его. Максимально дешифратор 6

f управляемый одним бай ом информации, может обеспечить управление 256 регистрами.

Зались информации н регистры 8 —

8и и контрольных разрядов н триггеры 9! -9 может осущестнпяться н зависимости от режима работы как последовательно, так и параллельно. Злементы ИГ!!! ?! -7 предназначены для обеспечения возможности у»ранления последовательной записью дешифратором 7 и параллельной записью при поступлении управляющего сигнала от блока 3.

Дешифратор 6 служит для управления последовательной записью информации из регистра 1 и регистры 8 -8,, а также. контрольного разряда из регистра 2 в триггеры 94 -9д н соответствии с информацией, поступающей но втором байте.

Пр» последовательной записи »нформации первый байт информации в сопровождении контрольного разряда поступает н блок 4 » на регистры 8 — 8п.

Второй байт информации н сопровождении контрольного разряда поступает в блок 5 и на дешифратор 6. С возбужденно."о одного из выходов дешифрато ра 6 управляющий сигнал через соответствующий элемент ИЛИ поступает на управляющие входы одного из регистров 83 8нодного из триггеров 9 9р при этом первый байт информации и его контрольный разряд записываются и один из регистров 8 — 8 и и в один из триггеров 9 — 9 .

При последовательной записи в каждый из регистров 8 -8 и триггеров

94 — 9! может записываться в любой последовательности любая информация.

При параллельной записи »»формации первый байт информации и его контрольный разряд заносятся но нсе ре1091711

Составитель 13. Бара :ов

Техред С.Мигунова 1(орректор 11. Муска

Редактор А.Мотыль

Заказ 3085/48 Тираж 569 Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,, Ж-35, Раушская наб., д. 4/5 филиал ППП Патент", г. Ужгород, ул. Проектная, 4 гистры 81 811 и во все триггеры 9

9и соответственно по сигналу, поступающему из блока 3 управления параллельной записью через элементы ИЛИ 7

7и на управляющие входы регистров 8

8и и триггеров 9 -9и.

Как при последовательной, так и при параллельной записи информация из регистров 8 -8и поступает на вы.— ходы 15 -15И выходной информации.

С выходов регистров 8 -8И информация поступает также на входы соответствующих блоков 101-10>,, на вторые входы которых поступает информация с триггеров 9 -9И. Блоки

1 01 — 1 0 ог ушес твляют контроль инфо рмации на четность. В случае возникновения ошибки в одном нли нескол —

5 ких регистрах 8» -81„блоки 10 — 10

И формируют сигналы ошибки, которые поступают на блок 11, который в свою очередь, выдает сигнал ошибки с Bbfxo да 16 сигнала ошибки.

Применение изобретения поз вопит, расширить функциональные возможности предлагаемоro устройства за сче1 увеличения количества выходной информации, а также введения параллельнои и последовательной записи ин15 формации и контрольных разрядов.