Устройство управления виртуальной памятью

Авторы патента:

G06F13/06 - Соединение запоминающих устройств, устройств ввода-вывода или устройств центрального процессора или передача информации или других сигналов между этими устройствами (схемы интерфейса для специальных устройств ввода-вывода G06F 3/00; мультипроцессорные системы G06F 15/16; передача цифровой информации вообще H04L; избирательные устройства H04Q)

1. УСТРОЙСТВО УПРАВЛЕНИЯ ВИРТУАЛЬНОЙ ПАМЯТЬЮ, содержащее регистры логического и физического адреса , управлягощий регистр, регистр общего назначения, буферный регистр, элемент сравнения/ блоки сравнения, блок местного управления, причем вход.регистра логического адреса является входсяч логического адреса устройства, выход регистра логического адреса.соединен с первым входом эл&лента сравнения и с входом буферного регистра, выход которого соединен с вторым входом элемента сравнения, выход которого соединен-. . с первым входом блока местного управления , второй, третий и четвертый входа которого соединены с входом режима синхровходом.и с входом Слово состояния программы устройстЦ ва соответственно, выход блока сравнения соединен с пятым входом блока местного управления, выходы которого с первого до седьмой соединены соответственно . с управляквдим входом регистра логического адреса, управляющим входом буферного регистра, управлякнцим входом управляющего регистра, управляющим входом регистра физич;ес«г кого адреса, с выходом Прерываниа устройства, с первым управлягацим выходом устройства и с вторым управляющим выходом устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены N блоков хранения страничной таблицы (N- положительное, целое число), генератор адреса блока хранения , блок формирования физического адреса, блок преобразования адреса, блок управления замещением, блок управления активностью, блок коррекции таблицы, регистр замещаемой страницы и регистр флажков, причем разрядные выходы регистра логического адреса и управляющего регистра соединены соответственно с первой и второй входными шинами блока преобразования адреса, выходная шина которого соединена с первыми входами блоков хранения страничной таблицы, блоков сравнения,,блока формирования Фиэичес :кого адреса и генератора адреса блоiка хранения, выход которого соединен S с Вторыми входами блоков хранения станичной таблицы и блока формирования физического адреса и с первым входом блока управления активностью , выход которого соединен с третьим входом каждого из блоков хранения страничной таблицы, первые выходы которых соединены с первой группой входов блока фору(ирования физичес; кого адреса, вторая группа входов ког торого соединена с выходами блоков сравнения, вьЕсоды блоков сравнения соединены с четвертыми входами соответствующих блоков хранения страричной таблицы, второй выход каждого из которых соединен с вторым входом соответствующего блока сравнения, третьи выходы блоков хранения страничной таблицы соединены с группой входов блока управления замещением, перВ1& выход которого соединен с шестым входом блока местного управления и с.пятЕлми входами каждого из блоков

СОЮЗ- СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

PECllVSËÈН

Я59 6 06 Г 13 06

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ходом устройства и с вторым управляющим выходом устройства, о т л и ч .а ю щ е е с я тем, что, с целью повьыения быстродействия, в него введены К блоков хранения-страничной таблицы (й- положительное, целое число), генератор адреса блока хранения, блок формирования физического адреса, блок преобразования адреса, блок .управления замещением, блох управления активностью, блок коррекции таблицы, регистр замещаемой страницы и регистр флажков, -причем разрядные выходы регистра логического адреса и управляющего регистра соединены соответственно с первой и второй входными шинами блока преобразования g адреса, выходная шина которого соединена .с первыми входами блоков хранения страничной таблицЫ, блоков сравнения,;блока Формирования Физичес

:кого адреса и генератора адреса бло;ка хранения, выход которого соединен Я с вторыми входами блоков хранения страничной таблицы и блока формирования физического адреса и с первым . входом блока управления активностью, выход которого соединен с третьим входом каждого из блоков хранения страничной таблицы, первые выходы которых соединены с первой груп пой входов блока формирования физичес, кого адреса, вторая группа входов которого соединена с выходами блоков сравнения, выходы блоков сравнения соединены с четвертыми входами соответствующих блоков хранения страничной таблицы, второй выход каждого из которых соединен с вторьм входом со". . ответствующего блока сравнения, третьи выходы блоков хранения страничной таблицы соединены с группой sxo- дов блока управления замещением, первый выход которого соединен с шестым входом блока местного управления и с.пятыми входами каждого из блоков

4 (21) 3210132/18-24 (22) 13.10. 80 (46 ) 15. 06. 83. Вюл.922 (72) Г.П. Лопато, В.Я. Пыхтин, В.Н. Заблоцкий и Б.В. Цесйн . (53) 681.325(088.8) (56) 1. Карцев M.A. Архитектура цифровых вычислительных машин, И., "Наука", 1978, с.158-160.

2. Королев Л.Н. Структуры 3BN и их математическое обеспечение, ?1., "Наука", 1974, с.108-110.

З.,Катцан Г. Вычислительные машины системы 370. ?1., "Иир", 1974, с.410-438 1прототип). (54)(57) 1. УСТРОЙСТВО УПРАВЛЕНИЯ

ВИРТУАЛЬНОЙ ПЛМЯТЫЭ, содержащее регистры логического и физического ад"

-реса, управляющий регистр,.регистр общего назначения, буферный регистр, элемент сравнения, блоки сравнения, блок. местного управления, причем вход регистра логического адреса является входом логического адреса устройства, выход регистра логического адреса, соединен с первым входом элемента сравнения и с входом буферного регистра, выход которого соединен с вторым входом элемента сравнения, выход которого соединен.. с первым входом блока местного управления, второй, третий и четвертый входы которого соединены с входом режима синхровходом.и с входом

"Слово состояния программы" устройст- . ва соответственно, выход блока срав нения соединен с пятым входом блока местного управления, выходы которого с первого по седьмой соединены соответственно., с управляющим входом регистра логического адреса, управлявщим входом буферного регистра, управляющим входом управляющего регистра, управляющим входом регистра физического адреса, с выходом "Прерывание ": устройства, с первым управляющим вы„SU„„1023 3 А

1023336 хранения страничной таблицы, шестой вход каждого из которых соединен с выходом блока коррекции таблицы, первый и второй входы которого соединены соответственно ° с выходом старших разрядов регистра общего назначения и с вторым выходом гблока управления замещением, второй и первый выходы которого соединены соответственно с первым входом регистра флажков и с третьим входом блока формирования физического адреса, четвертый вход которого соединен с входом "Слово состояния программы" устройства, первый и второй выходы блока формирования физического адреса соединены соответственно с входами регистра физического адреса и регистра замещаемой страницы, второй вход генератора адреса блока хранения соединен с выходом младших разрядов регистра общего назначения, вход "Код операции оперативной памяти" устройства соединен с седьмыми входами блоков страничной таблицы, выходы блока местного управления с восьмого . по двенадцатый соединены с управляющим входом регистра заменяемой страницы и вторым входом регистра флажков, управляющим, входом генератора адреса блока хранения, вторым входом блока управления активностью, восьмыми входами блоков хранения страничной таблицы, третьим вхо-. дом блока коррекции таблицы соответственно, выход регистра физического адреса соединен с адресным выходом устройства.

2, Устройство по п.1> о т л и ч а ю щ е е с я тем, что блок преобразования адреса содержит узел элементов И, вычитатель и элемент

ИЛИ-НЕ, входы которого подключены к входам разрядов соответствующей группы второй входной шины блока и к выходной шине блока, к которой подключЕн выход элемента ИЛИ-HE и выход узла элемента И, второй вход которого соединен с соответствующей группой разрядов второй входной шины, а первый вход вЂ” с выхо дом вычитателя, первый вход которого соединен с выходной шиной и с соответствующей группой разрядов ,:первой входной шины, остальные разрядн которой подключены к выходной шине блока, а второй вход вычитателя соединен с соответствующей группой разрядов второй входной .шины.

3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок хра-: нения страничной таблицы содержит четырнадцать групп элементов памяти, пять регистров, два дешифратора, элемент сравнения, узел управления занесением, три коммутатора, девять элементов И, причем группы разрядов

1ЛГрвого входа блока соединены с со-.. .ответствующими. входами элементов памяти первой и второй групп, с пер,вым входом элемента сравнения.и с первым прямым входом первого элемента И, второй и третий прямые входы которого соединены с выходами элементов памяти пятой и шестой групп, выходы группы разрядов второго входа блока соединенй с входами соответст» вующих элементов памяти третьей,,тринадцатой и четырнадцатой групп, с первым и вторым входами первого коммутатора, с адресными входами элементов памяти всех групп и спервым и вторым входами узла управле" ния занесением, выход которого соединен с управляющими входами элементов памяти всех групп, адресные входы элементов памяти первых шести групп соединены с выходом первого коммутатора, третий и четвертый входы которого соединены с выходами элементов памяти тринадцатой и четырнадцатой групп соответственно, группы разрядов шестого входа блока соединены с третьим входом узла управления занесением и с входами элементов памяти пятой, шестой, одиннадцатой и двенадцатой групп, входы зле ментов памяти девятой и десятой групп соединены соответственно с вы- . ходами первого и второго дешифраторов, входы которых соединены соответственно с выходами первого и второго регистров, разрядные входы первого из которых соединены с вы° ходами элементов памяти седьмой, девятой и одиннадцатбй групп, а выходы элементов памяти восьмой, десятой и двенадцатой групп соединены с разрядными входами второго регистра, выходы элементов памяти первой, второй и третьей групп соединены с первым выходом блока, выходы элементов памяти третьей группы соединены с управляющими входами второго и третьего коммутаторов и с четвертым входом узла управления занесением, пятый, шестой, седьмой и восьмой входы которого соединены с седьмым входом блока, пятым и третьим входами блока и выходом третьего регистра соответственно, выходы элементов памяти первой группы соединены с второй группой входов элемента сравнения, выход которого, выходы элементов памяти второй и шестой групп и второго коммутатора соединены с вторым выходом блока, выходы элементов памяти девятой и десятой групп соединены с первым и вторым входами третьего коммутатора соответственно, выходы элементов памяти одиннадцатой и двенадцатой групп соединены соответственно с первым и вторым входами второго ком10233.36 мутатора, четвертый вход блока соединен с входом третьего регистра, выход которого соединен с первым прямым входом второго элемента И, выход которого соединен с входами элементов памяти седьмой и восьмой групп, первые и вторые инверсные входы третьего элемента И соединены соответственно с выходами первого .элемента И и элементов памяти шестой группы, первые, вторые, и третьи инверсные входы четвертого и пятого элементов

И соединены с выходами первого элемента И, элемента сравнения и второ- го коммутатора соответственно, первые „: вторые и третьи инверсные входы шестого, седьмого, восьмого и девятого элементов И соединены с выходами первого элемента И, элементов памяти пятой группы и второго коммута".. тора соответственно, четвертые инверс ные входы четвертого, шестого и восьмого элементов И и четвертые прявые

: входы пятого, седьмого и девятого элемейтов И соединены с выходами элементов памяти четвертой группы, пятые пря ые входы шестого и седьмого элементов И и пятые прямые входы восьмого и девятого элементов И соединены с выходами старшего и младшего разрядов третьего коммутатора. соответственно, выходы третьего, четвертого, пятого, шестого, седьмого, восьмого и девятого элементов И соединены с входами четвертого и .пятого регистров> выходы которых соединены с третьим выходом блока, восьмой вход блока соединен с управляющими входами деиифраторов, регистров, узла управления аанесением, первого коммутатора, с входом четвертой группы элементов памяти и с вторым прямым входом второго элемента И.

4. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок срав. нения содержит элемент сравнения, два элемента И, причем первый вход элемента сравнения соединен с первым входом блока, второй вход элемента сравнения соединен с вторым входом блока, первые прямые входы первого и второго элементов И соединены с . выходом элемента сравнения, второй и третий прямые входы первого и второго элементов И соединены с вторым входом блока, четвертый инверсный вход первого элемента И и четвертый прямой вход второго элемента И соединены с вторым входом блока, выходы первого и второго элементов И являют.ся первым и вторым выходом блока.

5. Устройство по п.1, о т л ич а ю щ е е с я тем, что генератор адреса блока хранения содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, дешифратор, коимутатор, причем входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с первым входом генератора, а первый и .второй входы коммутатора .соединены с вторым входом генератора

;и выходом элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно, вход дешифратора соединен с вторым входом. генератора, управляющий вход коммутатора соединен с третьим входом генератора г выходы коммутатора, дешифратора, соответствующих разрядов второго входа генератора и выходы группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходом генератора. .6. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок управления активностью содержит группу элементов памяти, регистр, счетчик, группу элементов И, элемент

И, причем первый вход блока соединен с адресным входом элементов памяти группы, выход которых соединен с входом регистра, выход которого соединен с входом счетчика, выход которого соединен с входом элемента И и с первым входом элемен.тов И группы, выходы которых соединены с входами соответствующих элементов памяти группы, выход элемента

И является выходом блока управления активностью, второй вход блока соединен с управляющими входами элементов памяти группы и регистра, а также с вторыми"инверсными входами элементов И группы.

7. Устройство по п.1, о т л ич а ю щ е е с я. -тем, что блок управления замещением содержит группу элементов ИЛИ, дешифратор, группу коммутаторов, узел приоритета, два элемента ИЛИ, причем входы коммутаторов и входы элементов ИЛИ груп пы соединены с управляющим входом блока, выходы элементов ИЛИ группы соединены с входами дешифратора, первый выход которого соединен с управлжщими входами коммутаторов, вы- ходы. которых соединены с входами узла. приоритета, выходы которого соединены с входами первого и второго элементов ИЛИ соответственно, выход узла приоритета и выходы перaoro и второго элементов ИЛИ. соединены с первым выходом блока, второй выход дешифратора соединен с вторым выходом блока.

8. Устройство по п.1, о т л и-. ч а ю щ е е с я тем, что блок коррекции таблицы содержит четыре элемента И и элемент ИЛИ, причем первые входы первого, второго и третьего элементов H.ñoåäèíåíû с первым входом блока, первый вход четверто- ° го элемента И соединен с вторым входом блока, выходы первого и четвертого элементов И соединены с входами элемента ИЛИ, выход которого и выходы второго, третьего и четвер того элементов,И подключены к вы1023336 ходу блока, третий axe блока соеди- нен с вторыми входами первого, второго, третьего и четвертого эле-. ментов И.

9. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок формирования физического адреса содержит коммутаторы, формирователи элемент И, причем первый вход пер вого коммутатора соединен с первым входом блока, соответствующие разряды второго входа первого коммутатора соединены с первым и вторым .входами блока, выходом второго коммутатора и первого формирователя, вход которого соединен с второй груп. пой входов блока, управляющий вход второго коммутатора соединен с второй группой входов блока, входы второго коммутатора соединены: с первой группой входов блока, первый выход блока соединен с выходом первого коммутатора, управляющий вход которого соединен с четвертым входом блока, третий вход блока соединен с входом второго формирователя и с управляющим входом третьего коммутатора, входы которо о соединены с первой группой входов блока, второй выход блока соединен с выходами второго формирователя, с выходом элемента И, с выходом третьего коммутатора и вторым входом блока, первый инверсный и второй прямой входы элемента

И соединены с третьим входом блока,, соответственно.

1 . Устройство по п.1, о т л ич а ю щ е е с я тем, что блок местного управления содержит линию задержки, элементы И, ИЛИ, триггеры, причем первые прямые входы первого, второго, третьего, пятого, шестого, седьмого, восьмого и девятого эле-. ментов И, входы пЕрвого, второго и третьего элементов ИЛИ и первый вход первого триггера соединены с вторым входом блока местного управления, третьим входом которого являются вторые прямые входы первого, второго, пятого,.десятого, одиннадцатого, две-. надцатого, тринадцатого, четырнадца- . того и пятнадцатого элементов И, входы четвертого, пятого и шестого элементов ИЛИ и второй вход перэого триггера, выход которого соедйнен с вторым инверсным входом седьмого элемента И и с вторым прямым входом восьмого элемента И, выход первого элемента И соединен с первыми прямыми входами четвертого, двенадцатого, тринадцатого семнадцатого, восемнадцатого, девятнадцатого и двадцатого элементов И, выход седьмого зле мента И соединен с первыми прямыми входами двадцать первого, двадцать второго, двадцать третьего и двадцать четвертого элементов и, выход восьмого элемента И соединен с первыми прямыми входами одиннадцатого, шестнадцатого, двадцать пятого, двадцать шестого и двадцать седьмого элементов И, второй прямой вход десятого элемента И соединен с выходом первого элемента ИЛИ, первый прямой вход двадцать восьмого элемента И является первым входом блока местного управления, к четвертому входу которого подключены второй прямой вход первого элемента И и третий инверсный вход второго элемента И, выходы второго, семнадцатого и воаемнадца-; того элементов И соединены с входами седьмого элемента ИЛИ, вход линии задержки соединен с выходом восьмого элемента ИЛИ„ входы которого соединены с выходами второго и семнадцатого элементов И, к пятому входу блока местного управления подключены входы девятого и десятого элементов ИЛИ, выход девятого элемента ИЛИ соединен с четвертым прямым входом семнадцатого элементаии с первым входом второго триггера, выход которого соединен с третьим инверсным входом тринадцатого элемента И и с третьими прямыми .входами четвертого и пятого элементов И, выход которого соединен с первым входом четвертого триггера, выход которого соединен с вторым прямком входом двадцать восьмого элемента И, выход которого соединен с третьими.,инверсными вхо-. дами семнадцатого и девятнадцатого

1 элементов И и с третьим прямым вхо- . дом восемнадцатого элемента И, выход десятого элемента. ИЛИ соединен с первым входом третьего триггера, выход которого соединен с третьим прямым входом двенадцатого элемента И, выход четырнадцатого элемента

И соединен с вторыми входами второго и третьего триггеров и с вторыми. прямыми входами семнадцатого, девятнадцатого, двадцатого и двадцать первого элементов И, вторые прямые входы шестнадцатого и двадцать вто" рого элементов И соединены с выхо дом пятнадцатого элемента И, выход

I шестого элемента ИЛИ соединен с вто» ! рыми прямыми входами третьего, четвертого, шестого, девятого и двад цать седьмого элементов И, выходы двадцать третьего и двадцать -пятого элементов И соединены с входами одиннадцатого элемента ИЛИ, выходи двадцать четвертого и двадцать шестого элементов И соединены с входами двенадцатого элемента ИЛИ, выход второго элемента ИЛИ соединен с вторым . входом четвертого триггера, выход четвертого элемента ИЛИ соединен .с вторым прямым входом двадцать тре. тьего элемента И, выход пятого эле:мента ИЛИ соединен с вторыми прямы102333б ми входами двадцать четвертого, двадцать пятого и двадцать шестого элементов И, третьи пряьме входы двадцать пятого и двадцать шестого элементов И подключены к шестому входу блока, входы тринадцатого элемента ИЛИ соединены с выходами четвертого и девятого BJIQMBHToB И, выходы десятого элемента И, восьмого элемента ИЛИ, линии задержки, тринад; цатого элемента И, седьмого и третьего элементов ИЛИ и шестнадцатого элемента И соединены с.первым, вторым, четвертым, шестым, седьмым, девятым, двенадцатым выходами блока соответственно, выходы одиннаццатого и двенадцатого элементов И подключены к пятому выходу блока местного управления, выходы первого, третье-. го, четвертого, шестого, девятого; двенадцатого, двадцать первого, двадцать второго и двадцать седьмого элементов И и одиннадцатого и двенадцатого элементов ИЛИ подключены к восьмому выходу блока местного управления, выходы девятнадцатого эле,мента И и тринадцатогь элемента ИЛИ подключены к десятому выходу ,блока местного управления, выход восьмого элемента И подключен к одиннадцатому выходу блока.

11. Устроиство по п.3, о т л ич а ю щ е е с я тем, что узел управления занесением содержит элементы

И, ИЛИ, причем первый и второй входы первого элемента ИЛИ соединены с выходами первого и второго элементов И, первый и второй входы второго. элемента ИЛИ соединены с выходами первого и третьего элементов И, первый и второй входы третьего элемента ИЛИ соединены с выходами второго и третьего элементов И, первый, второй и третий входы четвертого элемента ИЛИ соединены с выходами первого, второго и четвертого элеменI

Изобретение относится к вычислительной технике, в частности к систе мам виртуальной памяти, и может быть использовано в вычислительных маши-, нах и системах с виртуальной памятью.

Известно устройство управления виртуальной памятью,.содержащее запоминающее устройство из дескрипторных регистров, в которые операционная система помещает соответствия между физическими и математическими тов И, первый, второй и третий входы пятого элемента ИЛИ соединены с выходами первого, третьего и пятого элементов И, первый, второй и третий входы шестого элемента ИЛИ соединены с выходами второго, третьего и шестого элементов И, первый и второй входы седьмого элемента ИЛИ соединены с выходами седьмого и восьмого элемента И, первый и второй. входы восьмого элемента ИЛИ соединены с выходами девятого и десятого элементов

И, первый вход узла соединен с пер-. выми прямыми входами первого, второго, восьмого и десятого элементов И второй вход узла соединен с вторыми инверсными входами первого и восьмого элементов И и с вторыми цряьычи входами второго и десятого элементов И, седьмой вход узла соединен с первым прямком входом третьего элемента И, пятый вход узла управления соединен с первым прямым входом четвертого элемента И, восьмой вход узла соединен с вторыми прямыми входами четвертого, пятого и шестого элементов И, четвертый вход узла соединен с первым инверсным входом пятого элемента И и с первым прямым входом шестого элемента. И, третий вход узла соединен с первыми прямыми входами седьмого и девятого элементов И, соответствующие разряды шестого входа узла соединены"с вторыми пряьыми входами седьмого и девятого элементов И соответственно, управляищий вход узла соединен с третьими прямыми входами первого, второго, .четвертого, пятого, mecтого, седьмого, восьмого, девятого и десятого элементов И, с вторым прямым=, входом третьего элемента И и с первым входом первого элемента ИЛИ, третьими входами седьмого и восьмого элементов ИЛИ, выходы элементов ИЛИ и первого и второго элементов И являются выходом узла..номерами страниц. При этом предполагается, что количество дескрипторных регистров равно максимально возможному для одной программы количест5 ву страниц. Иатематический номер стра» ницы в адресе представляет собой фактически номер дескрипторного регистра, который должен быть использован при формировании исполнительного адреЯ са. Информация, хранящаяся в дескрипторных регистрах, вЂ” это физические

:номера страниц,цля определения физи1023336 ческого адреса производится дешифри-. рование математического номера страни . цы. Выбирается соответствующий дес . крипторный регистр, содержимое которого определяет соответствующий физи" ческий адрес f1j.

Однако этот вариант характеризуется больщими затратами оборудования для реализации дескрипторных регистров. Поэтому такой вариант реализации аппаратуры преобразования 10 применим только в системах с очень малым количеством математических страниц.

Известно также устройство управления памятью, в котором аппаратура 15 преобразования адресов отличается тем, что каждый из дескрипторных регистров закреплен не за математическим номером страницы, а за определенной физической страницей. Информацию, которую . операционная система засылает в дескрипторные регистры, представляет собой математические адреса страниц: в дескрипторный регистр, соответствующий определенной физической стра- .25 нице, записывается математический номер, по которому программа будет обращаться к этой странице. Выходная информация из дескрипторных регистров поступает на входы схем совпадения. На другие входы схем совпадения поступает математический номер страницы. При обнаружении соответствия между математическим номером страницы и содержимым своего дескрипторного регистра схемой совпа-Р дения формируется сигнал совпадения.

Если сигнал совпадения не выдан ни одной из схем совпадения, то переадресация осуществляется с помощью таблиц переадресации 3 2 ). 40

Недостатками данного варианта являются большие затраты оборудования,. необходимого для реализации дескрипторных регистров и схем совпадения, а также необходимость таблиц пере- 45 адресации. В третьем варианте реализации аппаратуры преобразования каждый из дескрипторных регистров состоит из двух частей, где записываются математические номера страниц и соответствующие им физические номера. Выход разрядов каждого из дескрипторных регистров с математическим номером страницы соединен с первым входом соответствующей схемы совпадения, на второй вход каж, дой из которых поступает математический номер страницы. Нри совпадении математического номера страни-, цы в адресе обращения к памяти с математическим номером страницы, 60 записанным в дескрипторном регистре,. соответствующая схема совпадения вырабатывает сигнал совпадения. Этот сигнал управляет группой вентилей, соединенных с выходом той части 65 дескрипторного регистра, где находится физический номер страницы. Недос- татком этого решения является его низкая скорость работы, обусловленная тем, что при невозможности переадресации с помощью дескрипторных регистров, количество которых мало, по сравнению с объемом оперативной памяти вычислительной системы, переадресация осуществляется программными или микропрограммными средствами.

Кроме того, это устройство не решает задачи размещения страниц в oneративиой памяти.

Наиболее близким к изобретению является устройство для динамического преобразования адресов,. содержащее регистр логического адреса, управляющий регистр, регистр физического адреса, ассоциативные регистры, регистр общего назначения, причем соответствующие выходы регистра логического адреса соединены с входами ассоциативных регистров и регистра физического адреса соответственно, выходы соответствующих разрядов регистра логического адреса и управ- . ляющего регистра соединены с соответ» ствующими входами арифметического устройства процессора, выход которого соединен с входом регистра общего назначения, выход которого соединен. с соответствующими входами регистра физического адреса и ассоциативных регистров, соответствующие выходы устройства управления процессора соединены с управляющими входамИ управляющего регистра, регистра логического и физического адресов, ассоциативных регистров, регистра общего назначения ) 3).

Недостатками известного устройст« ва для динамического цреобразования адресов являются его низкая скорость работы обусловленная тем, что при невозможности переадресации с помощью ассоциативных регистров, количество которых мало по сравнению с объемом оперативной памяти вычислительной системы, переадресация осуществляется программными или микропрограммными средствами, ограниченные функциональные воэможности, заключающиеся в том, что это устройство не решает задачи размещения в оперативной памяти новой вводимой страницы, а также не определяет номера страницы в оперативной памяти, кото« рая возможно будет замешаться.

Цель изобретения вЂ” повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство управления виртуальной памятью, содержащее регистры логического и физического адреса, управляющий регистр, регистр общего назначения, буферный регистр, элемент сравнения, блоки сравнения, 1023336 и регистр флажков, причем вход регисты

30 рого соединен с третьим входом каждо го из блоков страничной таблицы, первые выходы каждого из которых соединены с первой группой входов блока формирования физического адреса, 40

60 ной таблицы содержит четырнадцать групп элементов памяти, пять регист

;pos, два деиифратора, элемент сравнения, узел управления занесением,, три коммутатора, девять элементов

И, причем соответствующие разряды первого входа блока соединены с входами первой и. второй группы элементов памяти с первые входом элемента сравнения и с первым пряьнм входом первого элемента И, второй и третий пряхине входы которого соединены с выходами пятой и шестой групп элементов памяти, соответствующие выходы группы разрядов второго входа блока соединены с входами третьей, тринадцатой и четырнадцатой

; групп элементов памяти, с первым и вторым входами первого коммутавходом блока формирования фиэмчеекого адреса, четвертый вход которого еое д блок местного управления, введены блоки хранения страничной таблицы, генератор адреса блока хранения, блок формирования физическбго адреса, блок преобразования адреса, блок управления замещением, блок управления активностью, блок коррекции таблицы, регистр замещаемой страницы ра логического адреса соединен с входом адреса устройства, выход ре» гистра логического адреса соединен с первыми входами блока преобразования адреса, элемента сравнения и с.входом буферного регистра, выход которого соединен с вторим входом элемента сравнения, выход которого сОединен с первым входом блока местного управления, другие пять входов которого соединены с управлякщим

-входом устройства, с синхровходом устройства, с входом "Слово состоя- . ния программы", с вйход ми блоков сравнения и с первым выходом блока управления замещением соответственно, выход управляющего регистра соединен со вторым входом блока преобразования адреса, выход которого соединен с первыми входами блоков хранения. страниЧной таблицы, блоков сравнения, блока формирования Физи-ческого .адреса и генератора адреса блока хранения, выход которого соединен со .вторыми входами блоков страничной таблицы и блока формирования физического адреса и с.входом блока управления активностью, выход котовторая группа входов которого соеди» иена с выходами каждого из блоков сравйения, которые соединены также с четвертыми входами соответствующих блокой хранейия страничной таблицы, второй выход каждого из которых соединен со вторым входом соответствуюЩЕГО блока сравнения, третьи выходы блоков хранения страничной таблицы соединены с первым входом блока управления замещением, первый выюод которого .соединен с шестым входом блока. местного управления и с пятими входамй каждого из блоков хранения страничной таблицы, шестой вход каждого из которых соединен с выходом блока коррекции таблицы, первый и второй входы которого соединены соответственно с выходом старших разрядов регистра общего назначения и с вторым выходом блока управления замещением, второй и первый выходы которого соединены соответственно с входом регистра флажков и с пятым динен с входом "Слово состояния программы", первый и второй выходы блока формирования физического адреса соединены соответственно с входами регистра Физического адреса и регистра замещаемой страницы, второй вход генератора адреса блока хранения соединен с выходом мпадших разрядов- регистра общего назначения, вход "Код операции оперативкой памяти" устройства соединен с седьмыми входами блоков страничной таблицы, выходы блока местного управления с восьмого по двенадцатый. соединены соответственно с управляющими входами регистров логического и физического адреса, управляюшего регистра, буферного рее гистра, блоков хранения страничной таблицы, генератора адреса блока хранения, блока управления активностью, блока коррекции таблицы, регистров замещаемой страницы и Флажков, с выходом "Прерывание", с первым управляющим выходом устройства и с вторым управляющим выходом устройства, адресный выход устройства со- . единен с выходом регистра физического адреса.

При этом блок преобразования адреса содержит вычитатель, группу элемен. тов И и элемент ИЛИ-НЕ, причем выходи соответствунзаих разрядов первого и второго входов блока соединены с входами уменьшаемого и вычитаемого вычитателя соответственно, выход знанового разряда вычитателя соединен с первым входом группы элементов.И, второй вход которой соединен с соответствующими разрядами второго входа блока, оставшиеся .ðàýðÿäè второго входа блока соединены с входами элемента ИЛИ-НЕ, выход которого и оставшиеся разряды второго входа блока,соответствующие разряды первого входа блока и выход группы элементов И являются выходом блока преобразования адреса.

Кроме того, блок хранения странич1023336 тора, с адресными входами всех групп элементов памяти и с первым и вторым . входами узла управления занесением, выход которого соединен с управляющими входами элементов памяти всех групп, дцресные входы элементов памя- 5 ти первых шести групп соединены с выходом первого коммутатора, третий и четвертый входы которого соединены с выходами тринадцатой и четырнадцатой групп элементов памяти соответственно, группы разрядов шестого входа блока соединены с третьим входом узла управления занесением и с входами элементов памяти пятой, шестой, одиннадцатой и двенадцатой групп15 входы девятой и десятой групп элементов памяти соединены соответственно с выходами первого и второго дешифраторов, входы которых соединены соответственно с выходами первого и вто- 20 рого регистров, вход первого из которых соединен с выходами элементов памяти седьмой, девятой и одиннадцатой групп а выходы восьмой, десятой и двенадцатой групп элементов памяти 25 соединены с входом второго регистра, выходы элементов памяти первой, второй и третьей групп соединены с первым выходом блока, выход третьей группы элементов йамяти соединен так-З0 же с управляющими входами второго и третьего коммутаторов и с четвертым входом узла управления занесением, пятый, шестой, седьмой, и восьмой входы которого соединены с седьмым входом блока, пятым и третьим входами блока и выходом третьего регистра соответственно,.выход первой групйы элементов памяти соединен с второй группой входов элемента сравнения, выход которого и выходы второй и шес-40 той групп элементов памяти и второго коммутатора соединены с вторым выходом блока, выходы девятой и десятой групп элементов памяти соединены с первым и вторым входами третьего 45 коммутатора соответственно, выходи одиннадцатой и двенадцатой групп элементов памяти соединены.-с первымн и вторым входами второго коммутатора, четвертый вход блока соединен с вхо- 50 дом третьего регистра,.выход которого соединен с первым прямым входом второго элемента И, выход которого соединен с входами седьмой и восьмой групп элементов памяти, первые 55 и вторые инверсные входы третьего

:элемента И соединены с выходами пер» вого элемента И и шестой группы элементов памяти, первые, вторые и третьи инверсные входы четвертого 60 и пятого элементов И соединены с выходами первого элемента И, элемен.та сравнения и второго коммутатора соответственно, первые, вторые и третьи инверсные входы шестого, седьмого, восьмого и девятого элементов И соединены с выходами.первого элемента И, пятой группы, элементов памяти и второго коммутатора соответственно, четвертые инверсные входы четвертого, шестого и восьмого элементов И и четвертые прямые входы пятого, седьмого и девятого элементов И соединены с выходами четвертой группы элементов памяти, пятые пря- мые входы шестого и седьмого элементов И и пятые прямые входы восьмого и девятого элементов И соединены с выходами старшего и младшего разрядов третьего коммутатора соответственно, выходы третьего, четвертого, пятого, шестого, седьмого, восьмого и девято»

ro элементов И соединены с входами четвертого и пятого регистров, входы четвертого H пятого регистров, выходы которых соединены с третьим выходом блока, восьмой вход блока соединен с управляющими входами дешифраторов, регистров, узла управления занесением, первого коммутатора, с входом четвертой группы элементов памяти и с вторым прямым входом второго элемента И.

Причем блок сравнения содержит элемент сравнения, два элемента И, первый вход элемента сравнения соедин нен с первым входом блока, второй в цц, элемента сравнения соединен с вторыми входом блока, первые прямые входы пер;-. вого и второго элементов И соединены с выходом элемента сравнения, второй и третий прямые входы первого иивто рого элементов И соединены с вторым входом блока, четвертый инверсный вжщ вход первого элемента И и четвертый прямой вход второго элемента И соедж,» иены с вторым входом блока, выходы первого и второго элементов. И являются первыМ и вторым выходом блока.

Кроме того, генератор адреса блока хранения содержит группу Элементов

ИСКЛЮЧАИЩЕЕ ИЛИ, дешифратор, коммут@ тор, причем входы группы элементов

ИСКЛЮЧАВЯЕЕ ИЛИ соединены с первым входом генератора, а первый и второф входы коммутатора соединены с. соот-, ветствующими разрядами второго входа генератора и выходом группы элемен тов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно, вход дешифратора соединен с соответа .-. вующими разрядами второго входа гене ратора, управляющий вход коммутатора соединен с третьим входом генератора, выходы коммутатора, соответствующих разрядов второго входа генератора и выходы дешифратора и группы элементов ИСКЛИЧМЩЕЕ ИЛИ являются выходОм генератора адреса блока хранения.

Блок управления. активностью содержит группу элементов памяти, регистр, счетчик, группу элементов И, элемент

1023336

9 И, причем первый вход блока соединен вый выход блока соединен с- выходом с адресным входом груйпы элементов первого коммутатора, управляющий памяти, выход которой соединен с вхо- вход которого соединен с четвертым дом регистра, выход которого соединен входом блока, третий вход блока соес входом счетчика,.выход которого сое-- динен с входом второго Формирователя динен е Входом элемента и и с первыми 5 и с управляищим входом третьего комвходами группы элементов И, выход . мутатора, входы которого соединены которой соединен с входом группы эле- с первой группой входов блока формиментов памяти, выход элемента И явля- рования физического адреса, второй ется выходом блока управления актив- . выход блока соединен с выходами вто. ностью, второй вход блока соединен 1О рого Формирователя, с выходом трес управляющими входами группы зле-. тьего коммутатора, с вторым входом ментов памяти и регистра, а также блока с-выходом элемента И, первый с вторыми инверсными..входами группы инверсный и Второй прямой входы злеэлементов И. мента И соединены шестью и седьмым

При этом блок управления замещени-35 входом блока соответственно. ем содержит группу элементов ИЛИ, дешифратор, группу коммутаторов, . Блок местного УпРавлениЯ содер- узел приоритета, два элемента ИЛИ, жит линию заДеРжки, элементы И, ИЛИ, причем. Соответствующие Разряды входа триггеры,, причем первые прямые вхоблока соединены с Вход и всех ком- ДЫ ПЕРВОГО, ВТОРОГО. ТРЕТЬЕГО ПЯ2О того, шестого, седьмого, восьмого мутаторов.и с входами группы элемен

ВХОДОМ дешифратора, первый выход кок

Од ко к ИЛИФ первый вход первого )триггера торого соединен с у™равля шими вхо- . и соответствующие разряды третьего восьмого, десятого и одиннадцатого . ,соединены с входами узла приоритета, выходов блока местного уп авл ния соответствУЮЩие вы соды котоРого сое- являются с ответств и з я второго входа блока местного управзлементов ИЛИ соответственно, выход узла приоритета и выходы первого и ;щ дются пер З© ляются вторы

ВЫМ ВЫХОДОМ бЛОКа Управления замещ - -ПЯтого/ десятогО одиннаДцатОго нием, второй выход дешифратора сое- . двенаццатого, тринадцатого, четыр-. адцаж о и пятнадцатого злемежг И входы четвертого, пятого и шестого

Блок коррыции табли, содерж„ 35 элементов ИЛИ и ВТОР и вход пеРвого четыре элемента И и элемент ИЛИ, . триггера, выход которого соединен причем первые входы первого, Второго С ВТОР™ нвеРСНЫМ ВХОДОМ СЕДЬМОГО и третьего элементов И соединены злеме"та И и с вторым пРЯмым входом с соответствующими разрядами первого, ВОСЬМОГО ЭЛЕМЕНта И, ВЫХОД ПЕРВОГО

Входа блока, первый вход четвертого 40 элемента и соединен с первыми пРЯмызлемента И соединен-.с ВТОРЫМ ВХОДОМ. ми вхоДами четвертогО ДвенадЦатогО блока, выходы первого и четвертого тРИНаДЦатОГО, СЕМНДДЦатОГО, ВОСЕМэлементов И соединены с Входами зле- иадцатогоб девятнадцатото.и Двадцамента или, в ход которого и .Выходы ТОГО ЭЛЕМЕНТОВ И, ЫХОД Cem МОГО: второго, третьего и четвертого эле- 4 элемента M соедйнен с первыми пряментОВ И ЯВляютсЯ ВыхОДОИ блОка, тр,В .. тий Вход блока сое инен с вторыми . ЦатЬ ВТОРОГО ДВаДЦатЬ тРЕтЬЕГО вЂ” входамн первого, вто ого, третьего . . и ДваДЦать четвеРтого элементов И, и.четвертого элементов и. ВЫХОД ВОСЬМОГО ЭЛЕМЕНта. И СОЕДИНЕН c первыми прямыми входами одиннадцаКроме того, блок формирования о того, шестнадцатого, двадцать пятого, физического адреса содержит коммута- двадцать шестого и двадцать седьмого тары, форяирователй, элЕмент И, элементов И, второй прямОй вход де.причем первый Вход первого коммута- сятого элемента и соединен с Выходом тора-соединен с первым входом блока, .первого элемента ИЛИ, первый прямой соответствующие разряды второго входа% вход двадцать восьмого элемента И явпервого коммутатора соединены с пер- ляется первым входом блока местного вым и вторым входами блок@, выходом . Управления, четвертым входом которого второго коммутатора и первого форми- является второй прямой. вход первого рователя, вход которого. Соединен элемента И и третий инверсный входс второй группой входов блока, управ-щ второго элемента И, выходы второго, ляющий вход второго коммутатора сое-.. семнадцатого.и восемнадцатого элединен с второй группой входов блока . ментов И соединены с входами седьмоформирования фиаического адреса, го элемента ИЛИ, вход линия задержки входы второго коммутатора соединены . соединен с выходом восьмого элемента

С ПЕРВОЙ ГРУППОЙ ВХОДОВ бЛОКа, ПЕР у:.ИЛИ, входы котОрого соединены с выб

1023336

12 ходами второго и семнадцатого элементов И пятым входом блока местного управления являются входы девятого и десятого элементов ИЛИ, выход девятого элемента ИЛИ соединен с четвертым прямым входом семнадцатого элемента И и с первым входом второго триггера, выход которого соединен с третьим инверсным входом тринадцатого элемента И и с третьими прямыми входами четвертого и пятого: tp элементов И, выход которого соединен с первым входом четвертого триггера, выход которого соединен с вторым прямым входом двадцать восьмого элемента И, выход которого соединен 5 с третьими инверсными входами семнадцатого и девятнадцатого элементов И и с третьим прямым входом восемнадцатого элемента И, выход десятого элемента ИЛИ соединен с первым входом третьего триггера, выход.ко- торого соединен с третьим IIpHMbIM входом двенадцатого элемента И, выход четырнадцатого элемента И соединен с вторыми Входами Второго H 25 третьего триггеров и с вторыми прямыми входами семнадцатого, девятнадцатого, двадцатого и двадцать первого элементов И, вторые прямые входы шестнадцатого и двадцать второго элементов И соединены с выходом пятнадцатого элемента И, выход шестого элемента ИЛИ соединен с вторыми прямыми входами третьего, четвертого, шестого, девятого, двадцать седьмого элементов и, выходы 35 двадцать третьего и двадцать пятого элементов И соединены с входами один надцатого элементе ИЛИ, выходы двад:цать четвертого и двадцать шестого элементов И соединены с входами две- 4Q надцатого элемента ИЛИ, выход второго элемента ИЛИ соединен с вторым входом четвертого триггера, выход четвертого элемента ИЛИ соединен с вторым прямым входом двадцать 45 третьего элемента И, выход пятого элемента ИЛИ соединен с вторыми прямыми входами двадцать четвертого, двадцать пятого и двадцать шестого элементов Hj третьи пряьые входы двадцать пятого и двадцать шестого элементов И являются шестым входом блока местного управления, входы тринадцатого элемента ИЛИ соединены с выходами четвертого и девятого элементов И, выходы десятого эле- 55 мента И, восьмого элемента ИЛИ, линии задержки, тринадцатого элемента

И, седьмого и третьего элементов

ИЛИ и шестнадцатого элемента И являются первым, вторым, четвертью, 6р шестым и седьмым девятым и двенадцатым выходами блока местного управления соответственно, выходы одиннад. цатого и двенадцатого элементов И являются пятым выходом блока местного65 управления, выходы первого, третьего, четвертого, шестого, . девятого, двадцатого, двадцать первого, двад-. цать второго и двадцать седьмого элементов И и одиннадцатого и двенадцатого элементов ИЛИ являются сом ответствующими разрядами восьмого выхода блока местного управления, выходы девятнадцатого элемента И и тринадцатого элемента ИЛИ являются соответствующими разрядами десятого выхода блока местного управления, выход восьмого элемента И является соответствующим разрядом:одиннадца». того выхода блока управления.

При этом узел управления занесением. блока страничной таблицы содержит элементы И и ИЛИ, причем первый и второй входы первого элемента.ИЛИ соединены с выходами первого и второго элементов И, первый и второй входы второго элемента ИЛИ соединены с выходами первого и третьего элементов И, первый и второй входы третьего элемента ИЛИ соединены с выходами второго и третьего элементов

И, первый, второй и третий входы четвертого элемента ИЛИ,соединены с выходами первого, второго и четвертого элементов И, первый, второй и третий входы пятого элемента ИЛИ соединены с выходами первого, третьего и пятого элементов И, первый, второй и третий входы шестого элемента

ИЛИ соединены с.выходами второго, третьего и шестого элементов И, первый и второй входы .седьмого элемента ИЛИ соединены с выходами седьмого и восьмого элементов И, первый и второй входы восьмого элемента ИЛИ соедииены с выходами девятого и десятого элементов И, первый вход узла управления соедийен с первыми прямыми входами первого, второго, восьмого и десятого элементов И, второй вход узла соединен с вторыми инверсными входами первого и восьмого элементов И и с вторыми прямыми входами вто! рого и десятого элементов И, седьмой вход узла управления соединен с первым прямым входом третьего элемента

И, пятый вход узла управления сое динен с первым пряьым входом четвертого элемента И, восьмой вход узла соединен с вторыми прямыми входами четвертого, пятого и шестого элементов И, четвертый вход узла соединен с первым инверсным входом пятого элемента И и с первым прямым входом шестого элемента И, третий вход узла соединен с первыми пряььпчи входами

:седьмого и девятого элементов И соответствующие разряды шестого входа. узла соединены с вторыми прямыми входами седьмого и девятого элементов

И соответственно, управляющий вход узла соединен с третьими прямыми входами первого, второго, четвертого, Р

1023386 пятого, шестого, седьмого, восьмого, девятого и десятого элементов И, с вторым прямым входом третьего элемента И и с первым входом первого элемента ИЛИ, третьими входами седьмого и восьмаго элементов ИЛИ, вы-. ходы элементов ИЛИ и первого, второго элементов И являются выходом узла управления занесением.

На фиг.1 приведена структурная схема устройства управления виртуаль- 30 ной памятью; на фиг.2 - функциональная схема блока преобразования адреса, на фиг.3 вЂ” то же, блока хранения страничной таблицы; на фиг.4 то же, блока сравнения; на фиг„5 то же, генератора адреса блока хранения; на фиг.6 вЂ” то же, блока управления активностью, на фиг.7 вЂ” то же, блока управления замещением, на фиг.8 вЂ” то же, блока коррекции таблицы, . на фиг.9 вЂ” то же, блока формирования физического адреса, на фиг.10 вЂ” то же, блока местного управления, на фиг.11 вЂ” то же, узла управления занесением блока хранения страничной таблицы; на фиг..12

2 диаграмма синхросигналов; на фиг.13 . функциональная схема третьего коммутатора блока хранения страничной таблицы, на фиг.14 вЂ” то же, элемента памяти, на фиг.15 вЂ” то же, элемен-. та сравнения, на фиг.16 вЂ” тб же, узла приоритета, на фиг.17 вЂ” то же формирователя.

Устройство управления виртуальной памятью (фиг.1) содержит регистр 35 логического адреса 1, регистр физи- . ческого адреса 2, управляющий регистр . 3, регистр общего назначения 4, буферный регистр 5, элемент сравнения

6, блоки сравнения 7, блок местного 4О управления 8, блоки хранения страничной таблицы 9, генератор адреса блока храненйя 10, блок формирова- . ния физического адреса 11, блок преобразования адреса 12, блок управления замещением 13, блок управления активностью 14, блок коррекции таблицы 15, регистр замещаемой страницы 16, регистр флажков 17,вход

18 адреса устройства, управляющий . вход 19 устройства, синхровход 20 устройства, вход "Слово состояния программы" 21, вход 22 "Код операции оперативной памяти", выход "Прерывание" 23, первый управляющий выход 24 устройства, второй управляющий выход 5

25 устройства, адресный выход 26 устройства, входы 27- 32 и выходы 3344 блока местного управления.

Блок преобразования адреса 12 60 (фиг. 2) содержит вычитатель 45, группу элементов И 46, элемент

ИЛИ-HE 47, первый вход блока, состоящий из 3-х групп разрядов 48-50, второй вход блока, состоящий из 3-х групп разрядов 51-53, выход 54 груп ,пы элементов И 46, выход 55 элемента ИЛИ-НЕ 47.

Блок хранения страничной таблицы 9 (фиг.3) содержит группы элементов памяти 56-69, регистры 70-74, дешифраторы 75 и 76,элемент сравнения

77, узел управления занесением 78, коммутаторы 79-81. элементы И 82-90„ выходы 91-93 блока 9.

Блок сравнения 7 (фиг.4) содержит элемент сравнения 94, элементы

И 95 и 96, выходы которых 97-98 соответственно.

Генератор адреса блока хранения

10 (фиг.5) содержит группу элементов

ИСКЛЮЧИОЩЕЕ ИЛИ 99, коммутатор 100, дешифратор 101, выходы 102-104 коммутатора 100, младших разрядов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 99, дешифратора 101 соответственно, выходы 105-108 младшей группы разрядов регистра общего назначения 4.

Блок управления активностью 14 (фиг.6) содержит группу элементов памяти 109, регистр 110, счетчик 111, группу элементов И 112, элемент И 113 °

Блок управления замещением 13 (фиг.7р содержит элементы ИЛИ 114 и 115, дешифратор 116, коммутаторы

117, узел приоритета 118, группу элементов ИЛИ 119, выходы 120-121 элементов ИЛИ 114 и 115, выход 122 узла приоритета 118.

Блок коррекции таблицы 15 (фиг.8) содержит элементы И 123-126, элемент

ИЛИ 127, выход 128 элемента ИЛИ 127, выходы 129-131 элементов И 124-126 соответственно.

Блок формирования физического адреса 11 (фиг.9) содержит коммутаторы 132-134; формирователи 135-136, элемент И 137.

Блок местного управления 8 (фиг.10). содержит линию задержки 138, элементы

И 139-166, элементы ИЛИ 167-17S, триггеры 180-183.

Узел управления занесением 78 (фиг.11) содержит элементы И 184-193, элементы ИЛИ 194-201.

Коммутатор 81 (фиг.13) содержит элементы И 202-205, элементы ИЛИ

206.и 207.

Элемент памяти (фиг.14) групп элементов памяти 56-59 блоков 9 и группы элементов памяти 109 блока

14 содержит дешифратор адреса 208, информационный регистр 209, группу элементов И 210, коммутатор 211.

Элемент сравнения (фиг.15) содержит элемент ИЛИ-НЕ 212 и элемен» ты ИСКЛЮЧИЩЕЕ ИЛИ 213, Узел приоритета 118 (фиг. 16 ) содержит элементы И 214, элементы

ИЛИ 215, элементы И 216 °

Формирователи 135-136 (фиг.17) содержат элементы ИЛИ 217 (предпола16

1023336

55 гается, что устройство управления виртуальной памятью содержит восемь . блоков страничной таблицы 9 и восемь блоков сравнения 7), В устройстве управления виртуальной памятью {Фиг.1) вход 18 адреса устройства соединен с входом регистра логического адреса 1, выход которого соединен с первыми входами блока преобразования адреса 12 и эле мента сравнения 6 и с входом буферного регистра 5, выход которого соединен с вторым входом элемента сравнения 6, выход которого соединен с входом 27 блока местного управления, входы 28, 29 которого соеди- 15 нены с управляющим входом 19 устройства, с синхровходом 20 устройства, с входом 21 "Слово состояния программы", с выходами блоков сравнения 7 и с первым выходом блока управления замещением 13 соответственно, выход управляющего регистра 3 соединен с вторым входом блока преобразования адреса 12, выход которого соединен с первыми входами блоков хранения страничной таблицы 9. блоков сравнения 7, блока формирования физического адреса 11 и генера- тора адреса блока хранения 10, выход которого соединен с вторыми входами блоков хранения страничной таблицы 9 и блока Формирования физического адреса 11 и с Входом блока управления актйвностью 14, выход которого соединен с третьими входами каждого из блоков хранения страничной таблицы 9, первые выходы каждого из которых соединены с третьим входом блока Формирования физического адреса 11, четвертый вход которого соединен с выходами каждого из бло- 40 ков сравнения 7, которые соединены также с четвертыми входами соответствующих блоков хранения страничной таблицы 9, второй выход каждого из которых соединен с вторым входом 45 ,соответствующего блока сравнения 7, третьи выходы блоков хранения страничной таблицы 9 соединены с первым входом блока уПравления замещением

13,.первый выход которого соединен с пятыми входами каждого из блоков хранения страничной таблицы 9, шестой вход каждого из которых соединен с выходом блока коррекции таблицы 15, первый и второй входи которого соединены соответственно с выходом старших разрядов регистра общего назначения 4 и с вторым вы- ходом блока управления замещением 13, второй и первый выходы которого соединены соответственно с входом 60 регистра флажков 17 и с пятым входом блока формирования физического адреса

11, шестой вход которого соединен с входом 21 "Слово состояния программы", первый и второй выходы блока 65 формирования Физического адреса

11 соединены соответственно с входами регистра физического адреса 2 и регистра замещаемой страницы 16, второй вход генератора адреса блока хранения 10 соединен с выходами младших разрядов регистра общего назначения 4, вход 22 "Код операции оперативной памяти" соединен с седьмыми входами блоков хранения страничной таблицы 9, выходы 33-36, 44, 40-43, 37-39 блока местного управления 8 соединены соответственно с управляющими входами регистров 1,2,3;

5,16,17 блоков хранения страничной таблицы 9, генератора адреса блока хранения 10, блока управления активностью 14, блока коррекции таблицы 15, с выходом 23 "Прерывание", с первым управляющим выходом 24 устройства и с вторым управляющим выходом 25 устройства, адресный выход 26 устройства соединен с выходом регистра физического адреса 2.

В блоке преобразования адреса 12 (фиг.2) вход 51 от управляющего регистра 3 и вход 48 от регистра логического адреса 1 соединены с входами уменьшаемого и вычитаемого вычитателя 45 соответственно, выход знакового разряда вычитателя 45 соединен с выходом 53 управляющего регистра 3 выход 52 которого соединен с входами элемента ИЛИ-НЕ 47, выход 55 которого, выход 52 управляющего регистра 3, выход 54 группы элементов

И"46 и выходы 48-50 регистра логического адреса 1 являются выходом блока преобразования адреса 12.

В блоке хранения страничной таблицы 9 (Фиг.3 ) входы 52, 54 и входы

48, 49 от блока преобразования. адреса 12 соединены с входами группы элементов памяти 56 и 57 соответственно, выходы 52,54 и выход 55 блока 12 соединены с входом элемента сравнения 77 и с первым прямым-вхо . дом элемента И 82 соответственно, второй и третий прямые входы элемента И 82 соединены с выходами групп элементов памяти 60 и .61,. входы 102108 от генератора адреса блока хра.нения 10 соединены с входами групп элементбв памяти 58,68 и 69,с первым и вторым входами коммутатора 79, с адресными вхоцами групп элементов памяти 56-69 и с первым и вторым входами узла управления занесением

78„ выход которого соединен с управляющими входами групп элементов памяти 56-69, адресные входы групп элементов памяти 56-61 соединены с выходом коммутатора 79, третий и четвертый входы которого соединены с выходами групп элементов .памяти 68 и 69 соответственно, входы 131,129,130 и 128 от блока зсоррекции таблицы 15

1023336 соединены с третьим входом узла управления занесением 78 и с входами групп элементов памяти 60,61, бб и

67 соответственно, входы групп элементов памяти 62,64 и бб,а вход ре гистра 71 соединен с выходами групп элементов памяти 63,65 и 67,выходы 91 групп элементов памяти 56-58 соединены

1 с третьим входом блока формирования физического адреса 11, выход группы элементов памяти 58 соединен с управляющими входами коммутаторов 80-81 и с четвертым входом узла управления .занесением 78, пятый, шестой, седьмой, и восьмой входы которого соединены с входом 22 "Код операции оперативной памяти", с выходом блока управления замещением

13, с выходом блока управления активностью 14 и с выходом регистра

72 соответственно, выход группы элементов .памяти 56 соединен с вторым входом элемента сравнения 77, вы ход которого и выходы групп элементов памяти 57,61 и коммутатора 80 являются выходом 92 блока 9, соеди". . ненным с вторим входом соответствую. щего блока сравнения 7 выходы групп элементов памяти 64 и 65 соединены с первым и вторым входами коммутатора 81 соответственно, выходы групп элементов памяти 66 и 67 соединены с первым и вторым входами коммутатора 80 соответственно, выход 97 элемента И 95 блока сравнения 7 соединен с входогл регистра 72, выход которого соединен с первым прямыгл входом элемента И 83, выход которого соединен с входами групп элементов, памяти 62 и 63-, первые и вторые инверсные входы элемента И 84 соединены с выходами элемента И 82 .,и группы элементов памяти 61, первые, вторые и третьи инверсные входы элементов И 85, 86 соединены с выходами элемента И 82, элемента сравнения 77 и коммутатора 80 соответственно, первые, вторые и третьи инверсные входы элементов И 8790 соединены с выходами элемента

И 82, группы элементов памяти 60 и коммутатора 80 соответственно, четвертые инверсные входы элементов

И 85, 87 и 89 и четвертые прямые входы элементов И 86, 88, 90 соединены с выходом группы элементов памяти 59, пятые прямые входы элементов И 87-88 и пятые прямые входы элементов И 89-90 соединены с вы- . ходами старших и младших разрядов коммутатора 81 соответственно, выходи элементов И 84г.90 соединены с входами .регистров 73-74, -выходы

93 которых соединены с входом блока управления замещением 13, выход 40 блока местного управления 8 соеди-. нен с управляющими входами дешифра10 торов 75 и -76, регистров 70-74, узла управления занесением 78, коммутатора 79, с входом группы элементов памяти 59 .и с вторым прямым входом элемента И 83 °

В блоке сравнения 7 (фиг.4) входы элементе сравнения 94 соединены с выходами 48 и 49 блока преобразования адреса 12 и с выходом группы элементов памяти 57, соответствующе го блока хранения страничной таблицы 9, первые, вторые и третьи прямые входы. элементов И 95 и 96 соединены с выходом элемента сравнения

15 94 и с выходами элемента сравнения

77 и группы элементов памяти 61 соответствующего блока хранения страничной таблицы 9 соответственно выход коммутатора 80 соответствующего блока хранения страничной таблицы 9 соединен с четвертым инверсным входом элемента И 95 и и с четвертым прямьм входом элемента

И 96, выходы 97 и 98 элементов

И 95 и 96 являются выходом блока 7.

В генераторе адреса блока хранения 10 фиг.5) входы группы.элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 99 соединены с выходами 52, 54, 48 и 49 блока пре. образования адреса 12, первый и вто.З0 рой входы коглмутатора 100 соединены с выходом 107 регистра общего назначения 4 и с выходом старших разрядов группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

99 соответственно, вход дешифратора

35 101 соединен с выходом 106 регистра общего назначения 4, управляющий вход коммутатора 100 соединен с выходом 41 блока местного управления

8, выход 102 коммутатора 100, s«xo-.

40 ды 104 дешифратора 101, выход 103 группы элементов ИСКЛЮЧАБЦЕЕ ИЛИ 99 и выходы 105 и 108 регистра общего назначения 4 являются выходом генератора адреса блока хранения 10.

45 В блоке управления активностью

14 фиг.б) выход 102 коммутатора

100 генератора адреса блока хранения 10 соединен с адресным .входом группы элементов памяти 109, выход которой соединен с входом регистра

110, выход которого соединен с входом счетчика 111, выход которого соединен с входом элемента И 113 и с первыми входами группы элемен тов И 112, выход которой соединен с входом группы элементов памяти . 109, выход элемента И 113 является выходом блока 14, выходы 42(Q,Д;ф) блока местного управления 8 соединены с управляющими входами группы

60 элементов памяти 109 и регистра 110, а также с вторыми инверсными входами группы элементов И 112.

В блоке управления замещением 13 (фиг.7) выходы 93 каждого блока хранения страничной таблицы 9 соединены

1023336

20 с входами коммутаторов 117 и с вхо- . дами группы элементов ИЛИ 119, выход которой соединен с входом дешифратора 116, первый выход которого соединен с управляющими входами коммутаторов 117„ выходы которых соединены с входами узла приоритета 118, соответствующие выходы 122 которого соединены с входами элементов ИЛИ

114-115, выходы 122 узла приоритета

118 и выходы 120-121 элементов ИЛИ

114 -115 являются первым выходом бло" ка 13, второй выход дешифратора 116 соединен с входом регистра. флажков 17 и с вторым входом блока коррекции таблицы 15. 15

В блоке коррекциитаблицы 15(фиг,.8) первые входы элементов И 123-125 соединены с ныходоМ соответствующих разрядов регистра общего назначения 4, первый вход элемента И 126 соединен 20 с вторым выходом блока управления замещением 13, выходи элементов И 123, 126 соединены с входами элемента

ИЛИ 127, выход 128 которого и выходы 129-131 соответственно элементов 25

И 124-126 являются выходом блока 15, выходы 43 (@I,8) блока местного управления 8 соединены с вторыми входами элементов И 123-126.

В блоке формирования физического адреса 11 (фиг.9) первый вход коммутатора 132 соединен с ныходами 4850 блока преобразования адреса 12, соответствующие разряды второго нхода коммутатора 132 соединены с выхо- 35 дом 50 блока преобразования адреса

12, с выходом коммутатора 133., с выходом 102 генератора адреса блока хранения 10 и с выходом формирователя 135, вход которого и управляющий 40 ниод коммутатора 133 соединены с выходами 97 элементов 95 каждого из блоков сравнения 7, входы коммутато,ра 133 соединены с выходами группы элементов памяти 58 каждого из блоков хранения страничной таблицы 9, вход регистра физического адреса 2 соединен с выходом коммутатора 132, управляющий вход которого соединен с соответствующим разрядом входа 21 .

"Слово состояния программы", выход

122 д узла приоритета 118 блока управления замещением 13 соединен с входом формирователя 136 и с уп равляющим входом коммутатора 134, входы которого соединены с выходами групп элементов памяти 56-57 каждого из блоков 9, вход регистра замещаемой страницы 16 соединен с выходом формирователя 136, с выходом 102 генератора адреса блока хранения 10, 60 с выходом элемента И 137 и с выходом коммутатора 134, инверсный и второй прямой входы элемента И 137 соединены с выходами 120 и 121 блока 13 соответственно.

В блоке местного управления 8 (фиг.10) первые прямые входы элементов И 139-141,, 143-147, входы элементов ИЛИ.167-169, первый .вход триггера 180 и соответствующие разряды выходов 35,. 40,42,43 блока 8 являются соответствующими разрядами входа 28 блока 8, входом 29 которого являются вторые прямые входы элементов И 140, 143, 148-153, входы элементов ИЛЙ 170-172 и второй вход триггера 180, выход которого соединен с вторым инверсным входом элемента И 145 и с вторым прямым входом элемента И 146, выход элемента И 139 соединен с первыми прямыми входами элементов И 142, 150, 151, 155-158, выход элемента И 145 соединен с первыми прямыми входами элементов И 159-162, выход элемента

И 146 соединен с первыми прямыми входами элементон И 149, 154, 163-165, второй прямой вход элемента И 148 соединен с выходом элемента ИЛИ 167, первый прямой вход элемента И 166 является входом 27 блока 8, входом

30 которого являются второй прямой вход элемента И 139 и третий инверсный вход элемента И 140, выходы элементов И 140, 155, 156 соединены с входами элемента ИЛИ 173, вход линии задержки 138 соединен с выходом элемента ИЛИ 174, входы которого соединены с выходами элементов

И 140, 155, входом 31 блока 8 являются входы элементов ИЛИ 175-176, вь1ход элемента ИЛИ 175 соединен с четвертым прямым входом элемента

И 155 и с первым входом триггера

181, выход которого соединен с третьим инверсным входом элемента И 151 и с третьими прямыми входами элементов И 42, 143, выход элемента И 143 соединен с первым входом триггера 183 выход которого соединен с вторым прямым входом элемента И 166; выход которого соединен с третьими инверсными входами элементов И 155, 159 и с третьим прямым входом элемента

И 156, выход элемента ИЛИ 176 соединен с первым входом триггера 182, выход которого соединен с третьим прямым входом элемента И 150, выход элемента И 152 соединен с вторыми входами триггеров 181-182 и с вторыми прямыми входами элементов И 155, 157-159, вторые прямые входы элементов И 154, 160 соединены с выходом элемента Й 153, выход элемента ИЛИ

172 соединен с вторыми прямыми входами элементов И 141, 142, 144, 147 и 165, выходы элементов И 161, 163 соединены с входами элемента ЙЛИ 177, выходы элементов И 162, 164 соединены с вхоцами элемента ИЛИ 178, выход элемента ИЛИ 168 соединен с вторым входом триггера 183, ныход элемента ИЛИ 170 соединен с вторыми

1023336

22 прямыми входами элемента И 161, выходы элемента ИЛИ 171 соединены с вторыми прямыми входами элементов

И 162-164, третьи прямые входы элементов И 163, 164 являются входом 32 блока 8, входы элемента ИЛИ 179-соединены с выходами элементов И 142, 147, выходы элемента И 148, элемента ЙЛИ 174, линии задержки 138, элемента И 151, элементов ИЛИ 173, 169 и элемента И 154 являются выходами

33,34,36,38,39,41 и 44 блока 8 соот-, ветственнО, выходы элементовИ 149-150 являются выходом 37 блока 8, выхорка элементов И 139, 141, 142, 144, 147, 158-161,, 165 и элементов ИЛИ 177-178 15 являются соответствующими разрядами выхода 40 блока 8, выходы элемента

И 1 57 и .элемента ИЛИ 179 являются соответствующими разрядами выхода 42 блока 8, выход элемента И 146 является соответствующим разрядом выхода 43.блока 8.

В узле управления занесением 78 (, фиг.11) входы. элемента ИЛИ 194 соединены с выходами элементов И 184, 25

185, входы элемента ИЛИ 195 соединены с выходами элементов И 184, 186,входы элемента ИЛИ 196 соединены с выходами элементов И 185, 186, входы элементов ИЛИ 197 соединены 30 с выходами элементов И 184, 185 и 187, входы. элемента ИЛИ 198,соединены с выходами элементов И 184, 186 и 188 входы элемента ИЛИ 199.соединены с выходами элементов И 185, 186, 189, - входы элемента ИЛИ 200 соединены с выходами элементов И 190, 192, входы элемента ИЛИ 201 соединены с вы.ходами элементов И 191, 193, выход

104 соответствующего разряда дешифратора 101 генератора адреса блока хранения 10 соединен-..с первыми прямыми входами =-.ëåìåíòoâ И 184, 185, 192 и 193, выход .108 генератора адреса блока хранения 10 соединен с вторыми и входами м H 184

192 и с вторыми прямыми входаки элементов И 185, 193,.выход блока упргвления активностью 14 соединен с первым прямым входом элемента H 186, вход 22 "Еод операции оперативной памяти" соединен с первым прямым входом элемента И 187, выход регистра

72 блока 9 соединен.с вторыми прямы ми входами элементов И 187-189, выход группы элементов памяти 58 блока 9 55 соединен с первым инверсным входом элемента И 188 и с первым прямым sxqдом элемента И 189, выход 131 элемента И 126 блока коррекции таблицы

15 соединен с первыми прямыми входа- 60 ми элементов И 190, 191, выходы 120 и 121 элементов ИЛИ 114 и 11f блока 13 соединены с вторыми прямыми входами элементов И 190, 191 соответственно,соответствующие разряди. выхода 40 блока 8 соединены с третьи .ми прямыми входами элементов И 184, 185, 187-193, с вторым ; прямым входом элемента И 186 и с входами элементов ИЛИ 194, 200, 201, выходы элементов ИЛИ 194-201 и элементов

И 184-185 являются выходом узла управления,занесением 78.

Устройство управления виртуальной памятью предназначено для обеспечения преобразования виртуальных . адресов -в физические адреса оперативной памяти, а также обеспечивает опре деление свободной страницы в оперативной памяти или замещаемой страницы, если в оперативной памяти свободных страниц не найдено.

Устройство управления виртуальной памятью предназначено для работы в вычислительной системе, управляемой операционными системами,. обеспе- чивающими одиночную и,множественную виртуальную память, а также под управлением операционной системы, реализующей работу виртуальных машин.

Для обеспечения этих возможностей в управляющем регистре 3 хранятся следующие системные параметры:

1. Величина, определяющая число . сегментов оперативной памяти, отведен, ное для области ядра операционной системы, обеспечивающей множественную виртуальную память (поступает с. выхода 51 управляющего регистра 3)

2. Номер виртуальной машины, работающей в данный момент Времени (поступает с выхода 52 управляющего

:регистра 3).

3. Номер множественной виртуальной памяти, которая реализуется в данный момент времени (поступает с выхода 53 управляющего регистра 3)

Номер множественной виртуальной памяти и размер ядра операционной системы заносятся в управляющий регистр 3 операционной системой,реализующей множественную виртуальную память. Если операционная система не реализует множественную виртуальную память, то эти разряды управляющего регистра 3 обнулены. Номер виртуальной машины помещается в управляющий регистр 3 операционной системой, реализующей эту возможность.

Если вычислительная система работает под управлением операционной системы, не реализующей виртуальные машины, то эти разряды управляющего регистра 3 обнулены и игнорируются. При работе с операционной системой, реализующей виртуальные машины, загруэ= ка управляющего регйстра 3 осуществляется только под ее управлением.

Управляющий регистр 3 реализован на Ъ-триггерах.

Регистр логического адреса 1, управляющий регистр 3 и блок преобра<

1023336 зования адреса 12 предназначены для формирования полного виртуального адреса, который учитывает номер множественной виртуальной памяти и номер реализуемой в данный момент виртуальной машины. Полный виртуальный адрес образуется как совокупность номера виртуальной машины, номер мно жественной виртуальной памяти, которые находятся в управляющем регистре

3, и номеров сегментами страницы 10 и смещения, которые находятся в регистре логического адреса 1. Номер сегмента, номер страницы и смещение поступают с выходов 48-50 регистра логического, адреса 1 соответственно. 15, Для динамической переадресации значение смещения, находящееся в регистре логического адреса 1, не используется.

При работе с множественной вирту gp альной памятью область ядра операциой. ной системы,переносится в каждую виртуальную память. Для того, чтобы иметь только одну копию ядра опера» ционной системы в оперативной памяти 2 используются вычитатель 45 и группа элементов И 46. Ядро такой операцион- ной системы в оперативной памяти стоб. ражается на виртуальную память с номером нуль. С помощью вичитателя 45. сравнивается номер сегмента, находя- ЗО щийся в регистре логического адреса, 1, со значением величины ядра операционной системы, находящимся в управляющем регистре 3. Если номер сегмента, находящийся в регистре логического адреса 1 больше, чем число, указывающее размер ядра операционной системы, то это Показывает, что обращение производится не к ядру операционной системы. Поэтому вычита-4О тель 45 открывает элементы И группы

46 и в Формировании физического адреса. участвует номер множественной виртуальной памяти. Если номер сег- . мента, находящийся в регистре лагичес- 4$ кого адреса 1 равен или меньше, чем число, указывающее ядро операционной системы, то это указывает, что обращение производится к ядру операционной системы. Поэтому вычитетель . що

45 закрывает элементы И группы 46 и в формировании физического адреса участвует множественная виртуальная память с номером нуль.

При работе с операционной систе- М мой, обеспечивающей несколько виртуальных машин, возникающие прерывания первоначально обрабатываются этой операционной системой, работающей в виртуальной машине с номером щ нуль (что определяется элементом

ИЛИ-HF. 47 ). Такая операционная систе ма, прежде чем начать обработку прерывания, перезагружает управляющий регистр 3 для того, чтобы с помощью динамической переадресации отобразить свое собственное ядро (обнуляет управляющий регистр 3) . Поэтому при работе с операционной системой., уп» равляющей несколькими виртуальными машинами, автоматического управления для единственного отображения своего ядра в оперативной памяти не требуется. Страницы оперативной памяти, закрепленные за виртуальной машиной с номером нуль, где размеще» но ядро операционной системы, во время работы вычислительной системы из оперативной памяти не удаляются.

Регистр логического адреса 1 реализован на )-триггерах, вычитатель, 45 комбинационного типа со .сквозным или параллельным распространением заема.

Блоки хранения страничной таблицы

9 предназначены для хранения страничноЯ таблицы и обеспечивают возможность для ее модификации. Каждый из блоков хранения страничной таблицы 9 содержит часть этой таблицы.

Все блоки хранения страничной таблищю 9 содержат полную страничную таблицу. Страничная таблица состоит из двух частей. В перэой части страничной таблицы число строк равно удвоенному числу страниц, которые можно расположить в оперативной памяти.

Эта часть страничной таблицы заполняется только наполовину. Здесь каждая строка описывает единственную страницу оперативной памяти. В этих строках страничной таблицы находится следующая информация:

1. Номер виртуальной машины и виртуальной памяти (хранятся в группе элементов памяти 56) °

2. Номер сегмента и номер страницы (хранятся в группе элементов памяти 57) .

Номер виртуальной машины, виртуальной памяти, сегмента и страницы ука зывает номер виртуальной страницы в вичислительной системе.

3. Бит, определяющий физических адрес (хранится в группе элементов памяти 58) .

Если бит установлен, то виртуальная страница находится в оперативной памяти по адресу с нечетным номером, если бит не установлен, то виртуальная страница находится в оперативной памяти по адресу с четным номером.

4. Бит изменения (хранится в группе элементов памяти 59).

Бит изменения устанавливается в режиме переадресации, если обращение к данной странице производится: для записи s нее информации.

5. Бит-указатель запрещения удаления (хранится в группе элементов памяти 60). Та страница, для кото26

1023336

25 рой установлен этот бит, не подлежит удалению из оперативной памяти во. время виртуальной машины, исполь- . зующей эту страницу. Страницы опера- . тивной памяти, для которых установ- . лен этот бит и с которыми работает виртуальная машина с номером нуль, из оперативной памяти не удаляются.

6. Бит-указатель действительнос-. ти строки страничной таблицы .{хранится в группе элементов памяти 611. 10

Если бит не установлен, то эта строка страничной таблицы считается свободной. ., Во второй части страничной таблицы каждая заполненная. строка описи-15 . вает пару физических страниц, отлича-. ющимися младшим разрядом адреса.

В этих строках страничной таблицы находится следующая информацияз...

1. Бит обращения (дпя физический; страниц с четий адресом хранится в группе элементов памяти 62, для физических страниц с нечетным адресам в группе элементов памяти 63). Бит обращения устанавливается в режиме переадресации при каждом обращении к этой .странице.

2. Биты активности, определяющие -. .частоту использования страницы во время ее нахождения в оперативной памяти (для Физических страниц с четным-адресом хранятся в группе элементов памяти 64, для физических. страниц с нечетным адресом вЂ” в группе элементов памяти 65)..

Биты активности включают бит сред-З5 . ней активности Х и бит низкой актив ности Х„. Если страница использует- . ся часта, то биты Мо и Х не установлены. Если странйца используется: менее часто, то.устанавливается бит 40

X . Если страница используется редко, то устанавливается бит Xq. . При загрузке страницы в оперативную память устанавливается ее высокая активность, так как после загруэ g$ ки страницы к ней обязательно будет обращение. Биты активности корректйру-ются через. промежутки времени, определяемые блоком управления активное тью 14. Такая коррекция битов актив 5g йости позволяет получить страничные. множества часто используемых страниц, менее часто используемых страниц и редко используемых страниц. С помо-, щью этих трех страничных множеств и бита изменения реализуется алгорнтм удаления страниц, описанный ниже.

3. Бит-указатель ожидания ввода-, вывода, определяющий, что данная стра-. ница находится в оперативной памяти сМ нолв настоящее время используезся в операциях, связанных с вводом-выводом информации { для физических страниц с четным адресом хранится в группе элементов памяти 66, для

65 физических „страниц с нечетным адресом вЂ” в группе элементов памяти 67) .

При установке этого бита данная физическая страница оперативной памя- ти недоступна для переадресации и удаления до тех пор, пока полностью не закончатся операции вводавывода, использующие эту страницу, и не будет сброшен.бит-указатель.

4. Биты, определяющие значения двух младших адресов расстановки, которые используются для адресации строки в первой части страничной таблицы, которой соответствует данная физическая страница для.физи,ческих страниц с четным адресом .хранятся в группе элементов памяти

68, для физических страниц с нечетным адресом - в группе элементов памяти

69) . С помощью этих битов определяет.ся виртуальный адрес, физической страницые

Страничная таблица построена так, что каждой группе из четырез строк, в ее первой части соответствует одна строка во второй ее части, где описываются две соседние физические страницы.

Выборка бита ожидания ввода-вывода и битов активности, описывающих

:требуемую Физическую страницу, осуществляется коммутаторами 80 и 81 соответственно. Причем коммутаторы

81 кроме того дешифрируются биты ак" тивности. хранящиеся в группах элемент

;:тов памяти 64 и 65, значения. которых

;используются при формировании усло: вий .удаления Физической страницы из

- оперативной памяти.

В коммутаторе 81 (фиг.13) первые

:инверсные входы элементов И 202, 20

:и первые прямые входы элементов И

:204,:205 соединены с выходом группы элементов памяти 58, второй прямой .вход элемента И 202 и второй:инверсный вход элемента И 203 соединены с выходом .разряда, описывающим стра ницу средней активности из группы элементов памяти 64, третий инверсный выход элемента Й 202 и третий

1 прямой выход элемента И 203 соеди иены с выходом разряда,. описывающим страницу низкой активности из груп-. пы элементов памяти 64, второй прямой вход элемента И 204 и второй инверсный вход элемента И 205 соединены с выходом разряда,. описывающим страницу средней активности из группы элементов памяти 65, третий инверсный вход элемента И 204 и третий.прямой вход элемента И 205 соединены с выходом разряда, описывающим страницу низкой активности из груп-, ы элементов памяти65,выходы элемен-. ов И 202 и 204 соедийены с входом элемента ИЛИ 206, выход которого соединен с прямыми входами элементов

1023336

27 подлежат. Страницы, удаление которых запрещено, но относящиеся к виртуаль-, ным машинам с ненулевым номером, подлежат удалению из оперативной иа-, 45 мяти, если виртуальная машина, к которой относятся эти страницы, в данный момент не работает, Условия удаления хранятся в регистрах 73 и 74.

Условия коррекции битов активнос- ти формируются дешифраторами 75 76 и корректируются динамически по сигналу с выхода блока управления активностью 14. Если бит обращения ра" вен нулю, то устанавливавтся бит бо» 55 лее низкой активности или устанавливается бит редкого использования

1 страницы, если он уже был установлен. Если бит обращения равен единице, то устанавливается бит самой вы- 60 сокой активности страницы. После. окончания корректировки битов активности бит обращения устанавливается в нуль.

При загрузке страницы в оперативную память устанавливается бит самой вы- 5

И 87,88 блока 9, выходы элементов

И 203, 205 соединены с входами элеМента ИЛИ 207, выход которого соединен с прямыми входами элементов

И 89,90 блока 9.

Если в режиме переадресации определяется, что требуемой виртуальной страницы нет в оперативной памяти, то производится определение адреса свободной физической страницы или, если свободной страницы нет, адреса физической страницы, которая будет замещаться.

В каждом блоке хранения страничной .таблицы 9 определяются свободная страница или условия замещения 15 страниц с помощью элементов И 84-90 со следующим приоритетом замещения: свободная страница, страница не изменялась и принадлежит неработающей в данный момент виртуальной машине 20 страница изменялась, но принадлежит неработающей в данный момент виртуальной машине, страница не изменялась и использовалась редко в работающей в данный момент виртуальной Z5 .машине; страница изменялась, но использовалась редко в работающей в данный момент виртуальной машине, страница не изменялась, но использовалась не часто в работающей в дан ный момент виртуальной машине," страница изменялась, но .использовалась не часто в работающей в данный Момент виртуальной машине.

Страницы, используемые в работающей виртуальной машине часто, а так- З5 же страницы, помеченные как ожида-. ющие окончания ввода-вывода, и страницы, удаление которых запрещено в виртуальной машине с номером нуль, удалению из оперативной памяти не 40 сокой активности. Если страница оперативной памяти используется в опера- циях ввода-вывода, то ее биты активн. ности не корректируются.

Бит самой высокой активности не используется, так как активные страницы не удаляются из оперативной памяти.

Бит невысокой активности Х устанавливается в соответствии со следующим логическим выражением:

X «А ЛЦХ лХ пК лХ„)ч(Х лХ Я, Бит самой низкой активности Хн. уотанавливается в соответствии со следующим логическим выражением:

Х;- Ayah/(X(AY8 hX )3(X hX h X. )3(X@ hX@g)), где Хс,Х вЂ” значения на соответствующем выходе дешифратора 75 (или 76);

Хо, Хс вЂ” значение: бита обращения

f (t

Х„,Х битов активности и бита ожидания ввода-вывода соответственно, поступающих с выходов групп элементов памяти 62,64,бб (или 63, 65,67) на вход регистра 70 (или 71) .

4 вЂ” управляющий сигнал с вы4о хода 40 вЂ” блока местного управления 8.

Дешифраторы 75 и 76 реализованы в соответствии с приведенными логичес. кими выражениями. Регистры 70 и 71 реализованы на Л)-триггерах.

С помощью элемента .сравнения 77 сравниваются части виртуальных адресов, поступающих с выходов 52 и 54 блока преобразования адреса 12 и с выхода группы элементов памяти .56.

Блок управления активностью 14 предназначен для отсчета временных интервалов и выдачи сигнала коррекции.битов активности в страничной таблице. Временные интервалы определяются заданным числом страничных переключений. Временные интервалы отсчитываются для каждого подмножества страниц. Число подмножеств страниц определяется тем количеством страниц, страничная таблица для которых располагается в одном блоке страничной таблицы 9. Подмножества страниц образуют страницы, вторая часть стра-ничной таблицы для которых располагается по одним и тем же адресам в каждом блоке страничной таблицы .9. текущее значение количества страничных переключений для каждого под« множества страниц хранится в группе элементов памяти 109 и динамически модифицируется с помощью счетчика

111 во время выполнения переадресации при обращении к оперативной памяти. ъ0

1023336

Сигнал коррекции формируется элементом И 113 при достижении конца временного интервала.

Регистр 110 Реализован йа р -триг герах, счетчик 111 вЂ” суммирующий счетчик комбинационного типа со сквозным или параллельным распространением. переноса.

В каждом разряде группы элементов памяти 56-69 блока страничной таблицы 9 и группы элементов памяти 109 ® блока управления активностью 14 содержится элемент памяти с дешифратором адреса..

В элементе памяти (фиг.14 ) выход дешифратора адреса 208 соединен с 15 управляющими входами группы элементов

И 210 и коммутатора 211, вход которого соединен с выходом информационн ного регистра 209, вход которого является информационным входом элемента памяти, управляющий вход информационного регистра 209 соединен .с выходом группы элементов И 210, вход которой является управляющим входом элемента памяти, входдешифра- 5 тора 208 является адресным входом лемента памяти, выходом которого является выход коммутатора 211.

При обращении к элементу памяти на его адресный вход подается необходимый адрес. Этот адрес дешифрируется дешифратором 208, который выбирает один из элементов И группы элементов И 210 и коммутатора 211, При чтении информации на управляющий вход элемента памяти подается потенциал логического нуля, который, управляя элементами И группы элементов И 210, блокирует запись информации в регистр 209, а значение выбранного дешифратором 208 с помощью 40 коммутатора 211 разряда регистра

209 поступает на выход элемента памяти. При записи входная информация с информационного входа элемента . памяти поступает на все входы инфор- 45 мационного регистра .209. Требуемый разряд регистра 209 выбирается дешифратором 208 путем выбора одного элемента И из группы элементов И 210. .На втоРой вход всех элементов и груп-5О пы элементов И 210, являющимся входом элемента памяти, подается потенциал логической единицы, разрешая запись информации.

В блоках сравнения 7 сравнивают-ся с помощью элемента. сравнения

94 части виртуальных адресов, поступающих с выходов 48 и 49 блока преобразования адреса 12 и с выхода группы элементов памяти 57 соответствующего блока хранения страничной 40 таблицы 9. Если они совпадают во всех разрядах и получен сигнал с выхода элемента сравнения 77 соответствую- . щего fлока 9, выбранная строка стра" ничной таблицы которого действитель- 65 на, а страница,не используется системой ввода-вывода, то элементом И

95 вырабатывается сигнал, указывающий1 что страница доступна. Если же произошло совпадение:во всех разрядах и получен сигнал с выхода эле мента сравнения 77 соответствующего блока 9 выбранная строка страничной таблицы которого действительна, но страница используется системой ввода-вывода, то элементом И 96 вырабатывается сигнал, указывающий, что страница недоступна.

В элементах сравнения 77 и 94 (фиг.15) входы элементов ИСКЛЮЧАЮЩЕЕ, ЛИ 213 являются входами элемента срав нения, .а выходы всех элементов ИСКЛВЧАИЦЕЕ ИЛИ 213 соединены с входами элемента ИЛИ-НЕ 212, выход которого есть выход элемента сравнения.

Генератор адреса блока хранения

10 предназначен для реализации алго,ритмов, которые расставляют (перемеши рют) случайным образом определенныебиты виртуального адреса. Заполнение страничной таблицы, находящейся в блоках страничной таблицы 9, управляется генератором адреса блока хранения 10 путем перемешивания случайным образом битов виртуального адреса, чтобы выбрать одноименные ячейки памяти из каждого блока страничной таблицы 9, в которых с наибольшей вероятностью находится требуемый логи ческий адрес, поскольку несколько значений виртуальных адресов могут иметь одно и то же значение расстановки. Алгоритм расстановки применяемый в генераторе адреса блока хранения 10 для определения адреса входа в блоки хранения страничной таблицы

9 и в блок управления активностью

14, использует элементы ИСКЛВЧМИЦЕЕ

ИЛЙ 99, на первый вход которых поступает в обратном порядке И 41 младших разрядов виртуального адреса (где

2"+ - число страниц в оперативной памяти вычислительной системы, 2 вЂ” число блоков хранения страничной таблицы 9), на второй вход поступа-. ют в прямом порядке следующие и+1 разрядов виртуального адреса, на третий вход поступают в обратном порядке следующие .И+1 разрядов виртуального .адреса и так далее до тех пор, пока не исчерпаются все разряды виртуального адреса.

Для непосредственного обращенйя к страничной таблице, требуемый физический адрес размещается в и младших разрядах регистра общего назначения 4, причем младший разряд адреса .обращения к страничной таблице управляет обращением ко второй части страничной таблицы. Значение с выхода 105 регистра общего назначения

4 используется для обращения к пер31

1023336

55 вой части страничной таблицы. С по-. мощью дешифратора 10 выбирается один из блоков хранения страничной таблицы 9. С помощью коммутатора 100 выбирается источник адреса: блок преобразования адреса 12 или регистр общего назначения 4.

Блок управления замещением 13, работающий во время переадресации, предназначен для определения свободной Физической страницы оперативной 10 памяти или определения виртуального адреса и соответствующего ему Физического адреса страницы, которая возможно будет замещаться. Кроме . того, блок управления, замещением 15

13 формирует значение битов-указателей флажков, определяющий способ, внесения страниц в оперативную память

В блоке 13 анализируются условия замец(ения, поступающие из регистров 73 и 74 каждого из блоков страничной таблицы 9. С помощью дешифратора 116 определяется наиболее приоритетное условие, тле, такое условие, при котором новая виртуальная страница будет загружаться в оперативную память эа минимально возможное время и будет удалена из оперативной памятй наименее часто используемая страница. Эти условия формируются в соответствии со следующими логическими выражениями:

11 т

Ч1Я К1лй2

Ч„, =К„ЛR p R

4- К1Д,ЛКЪЛК4

Ч16= 1Л% лк 4лК

ЬК PQ ЬК PR

+ R+ 4Л RQ л 6

У1 8 % л л К л К й8 л ьл% ЬК8

1 2. 4 6 6 "т8 9

К„Л ЛК, и К ЛК ЛК hR, R8hR, лд г. 4 В Ь . 8. 9 1О

3q 11 = R» Л Rg > 1 и К4 л тт- Л т< ь Л К1 Ь т< 8 Л19 Ь

AR,10ë 11 1Ю 1 и 3 6 т л%»ол%и лRN 50

Ч», = К Ь9. л% лт. л9. Л% Л1. Лт< лт< л

9 9»»4 R,1ë Л% л AR ЬR Л8 л» лR л

1 тт, 14.у где Ч . вЂ” Условия, формируемые на первом выходе дешифратора, 11

116, R . вЂ” значения на выходе, a -го элемента ИЛИ группы элемен- 60 тов ИЛИ 119

1 =2K V, =1,7

R =)"

ХК-1 73 К

"- Г к- 74,к 65 где г вЂ” Г 4,< вЂ” значения на выходе

74(К

<»<-го разряда регист ров 73 и 74 соэтВетстве нно

Способ внесения страницы в оперативную память определяется из следующих логических вяражений:

1 g÷ Ч»(4ЧУ1, I Ч У1 BЧУ»»»ЧЧ1»,т т (Яд, 1(У»(ьч Ч» 9 ч У»(»очч1 1Яч ч» 14

11ч У»> ч ч1 ъч ч1 4 ч У»г ч Ч» ьч Ч - ч

I (Ч Ч1(ВЧ 3» 9Ч Ч»,»ОЧЧ1,»»ч У1,1 ЧЧ»»ЪчЧ»14 где У вЂ” условия, Формируемые на

Я,1 втором выходе дешифратора

116.

Если выполняется условие то для внесения страницы требуется ее ввести в оперативную память по укаэанному адресу. Очистка этой страницы оперативной памяти не произ водится. Если выполняется условие ф, то для внесения виртуальной

2Я. страницы по указанному Физическому адресу требуется предварительное удаление виртуальной страницы, ко- торая находится в оперативной памяти по этому физическому адресу. Если выполняется условие У, то требуемая виртуальная страница в оперативную память не вводится, а задачи, требующая эту виртуальную страницу, перево- . дится операционной системой в режим ожидания. Условие Я определяет, что требуемая виртуальная страница вводится в оперативную память.

С помощью 2"+" коммутаторов 117 определяется, какими блоками хранения страничной таблицы 9 выставлено выбранное дешифратором 116 условие „„ и соответствует оно физической

I страницы с четным или нечетным адре«. сом (2О вЂ” число блоков хранения страничной таблицы 9) . Коммутаторы 117 в каждом разряде содержат элементы

ИЛИ и четырнадцать элементов И, выходы которых соединены с входами элемента-=ИЛИ, выход которого является выходом коммутатора 117, входы элемента И соединены с выходом сост ветствующих разрядов регистров 73 иЛи 74 соответствующего блока хранения страничной таблицы и с выходом соответствующего разряда первого ! выхода дешифратора 116.

С помощью узла приоритета 118 выбирается один из блоков хранения страничной таблицы 9, если несколько

° таких блоков выдали одинаковые усло:вия для внесения виртуальной страницы. Узел приоритета 118 выбирает блок хранения страничной таблицы с наименьшим номером и в пврвую очередь замещается Физическая страница с четным адресом,,если в одном и том же блоке хранения страничной таблицы 9 можно замещать физическую

1023336 страницу с четным и нечетным адресом.

В,узле приоритета 118 (Фиг.16) первые прямые входы каждогс элемента И 214 являются входами узла приоритета 118, а прямые выходы каждого элемента И 214 являются выходом 122 узла приоритета 118, выходом 1226 которого являются выходы элементов

ИЛИ 215, входы которых соединены с соответствующей парой прямых вы- ®О ходов элементов И 214. Инверсный выход каждого элемента И 214, кромепервого и последнего, соединен с при-. мами входами соответствующих элементов И 216, выход предыдущего элемента15

И 216 соединен с вторым прямым входом последующего. элемента И 214 и с вторым прявым входом последующего элемента И 216, инверсный выход первого элемента Й 214 соединен с вторым прямым входом второго элемента

И 214 и с первым прямым входом первого элемента И 216.

С помощью элементов ИЛИ 114 и 115 определяется, выбрана физическая страница с четным или нечетным адресом.

Блок формирования физического адреса. 11 предназначен для формирования

Физического адреса обращения к оперативной памяти и для Формированияэ виртуального адреса возможно удаляемой страницы и физического адреса, определяющего ее место в оперативной . памяти. При .переадресации физический адрес оперативной памяти образуется З5 как совокупность смещения, поступаю щего с выхода 50 блока преобразования адреса 12, значений с выхода коммутатора 133 и значений, поступвю щих с выхода 102 коммутатора 100 ге- 40 .-нератора адреса блока хранения 10 и с выхода формирователя 135. С помснцью формирователя 135 формируетсяЖ старших разрядов физического адреса, определяемых номером блока.хра"е - 45 ния страничной таблицы 9, опознавшим виртуальный адрес. Если в слове состояния программы не установлен бит, определякиций режим преобразования адресов, то физический адрес помещается в регистр Физического адреса 2 без преобразования. При пере« адресации в регистр замещаемой страницы 16 помещается виртуальный адрес и соответствукщий ему физический адрес страницы, которая возможно бу- эз дет замещаться или загружаться.

Здесь физический адрес образуется как совокупность значений, поступающих с выхода элемента И 137, с выхода 102 коммутатора 100 генератора Я} адреса блока хранения 10 и с выхода формирователя 136, определяющего номер блока хранения страничной таблицы 9, где описывается замещаемая или загрУжаемая страница. Из 65 этого блока хранения страничной таблицы 9 в регистр замещаемой стра.ницы 16 поступает содержимое из соответствувщей строки группы элемен-. тов памяти 56-57,- определяющее виртуальный адрес страницы, С помощью элемента 137 формируется млад ший разряд физического адреса замещаемой - страницы путем анализа выходов

120 и 121 элементов ИЛИ 114 и 115 блока 13 соответственно. Состояние выходов 120 и 121 является унитарным кодом значения млапшего разряда физического адреса.

Для формирования номера блока хранения страничной таблицы 9 используются формирователи 135 и 136, которые предназначены для преобразования унитарного кода в двоичный

Формирователь. (Фиг. 17) содержит в каждом разряде элементы ИЛИ 217, причем входы элементов ИЛИ 217 соединены с соответствукицими входными разрядами Ь вЂ” +з Формирователя, выходом которого являются выходы элементов ИЛИ 217.

Блок 15 коррекции таблицы предназначен для управления занесением информации в группы элементов памя-. ти 60,61,66 и 67 каждого блока хранения страничкой таблицы 9.

Блок местного управления 8 предназначен для выработки управляющих сигналов. Триггер 183- R5 -триггер, триггер 180-двухтактный Э-триггер, триггеры 181-182 вЂ” однотактные D вЂ” . триггеры.

Регистр замещаемой страници 16, регистр флажков 17 и регистр физического адреса 2 реализованы на

З -триггерах.

Устройство управления виртуальной памятью работает следующим образом.

Режим работы устройства определяется путем возбуждения устройством управления процессора входа 28 блока МестнОго управления 8.

При выполнении процедур, связанных с включением питания процессора, или при выполнении процедуры "загрузка системы" выполняется инициализация (установка-в начальное состоянием. элементов. памяти блоков хранения страничной таблицы 9 и блока управления активностью 14. Инициализа= ция выполняется процессором по специальной микропрограмме для каждой строки группы элементов памяти 60, 61, бб и 67 каждого из блоков хранения страничной таблицы 9 и группы. элементов памяти 109 блока управления активностью 14. При выполнении этой микропрограммы адрес строки обращения к элементам памяти .размещается в регистре общего назначения ,4 и возбуждается вход 28а блока

1023336

35 местного управления 8. В этом случае адрес обращения к группам элементов памяти 60 и 61 поступает с вы: ходов 105, 107 и 108 регистра общего назначения 4 и через коммутатор

100 генератора адреса блока хранения поступает на его выход. Через открытый коммутатор 79 блоков 9 значения адреса с выхода 105 блока 10 поступают на адресный вход групп элементов памяти 60 и 61. Адрес обра- о щения к группам элементов памяти

66-67 блоков 9 и 109 блока 14 поступает с выхода 107 регистра общего назначения 4 через коммутатор 100 генератора адреса блока хранения. 15

Сигнал с выхода 420 блока 8 закрывает элементы И группы элементов

И 112 блока управления активностью

14, что обеспечивает уровень логического нуля на входе группы элементов памяти 109. Уровень логического нуля на входах групп элементов памяти 60,61, 66 и 67 каждого из блоков хранения страничной таблицы обеспечивается закрытием элементов И 123126 блока коррекции таблицы 15; Запись логического нуля производится во время синхросигнала (с2 др У С 2) который открывает элемент И 147 блока 8, по сигналу с выхода 40о которого производится запись логического нуля в группы элементон памяти 60, 61, бб и 67 блоков 9, а по сигналу с выхода 434 элемента ИЛИ 179 блока 8 производится запись логического нуля в группу элементов памяти 109 блока 14. Сигнал с выхода 40и блока

8 через элементы ИЛИ 194, 200 и 201 узла управления занесением 78 каждого из блоков 9 поступает на управляющие входы групп элементов памяти 40

60,61,66 и 67.

Такие же действйя выполняются для каждой из (и +1 ) строк групп элементов памяти блоков 9 и 14.

К группам элементов памяти бб и 67 блоков 9 и к группе элементов памяти 109 блока 14, имеющим (и -1 ) строк, обращение производится четыре раза по одному и тому же адресу.

Во время выполнения операции, сня- 5О занной с обращением к оперативной памяти, устройство управления процессора возбуждает вход 28д блока местного управления 8. Если бит слова состояния программы, определяющий 55 режим преобразования адресов, не установлен, то но .время действия синхросигнала СО открываются элементы И 140 и 148 блока 8. Сигнал с выхода 33 открытого элемента И 148 6О производит запись информации, поступающей в регистр логического адреса 1 с входа адреса 18.устройства. .Эта информация устанавливается на выходе регистра логического адреса

I ïî переднему фронту синяросигнал

СО и по сигналу с выхода 34 элемента ИЛИ 174, который поступает через открытый элемент И 140, .записывается в регистр физического адреса 2 через открытый вход коммутатора 132 блока формирования физического адреса 11. Сигнал с выхода открытого элемента И 140 через элемент

ИЛИ 173 поступает на второй управляющий выход 25 устройства, устанавливая запрос на обращение к оперативной памяти со стороны процессора.

Если процессор работает в режиме преобразования адресов, то устанавливается соответстнующий бит слова состояния программы и указанная информация загружается в управляющий регистр 3. При загрузке управляющего регистра 3 устройство управления процессора возбуждает вход 28m. блока местного управления 8. По этому сиг,налу, поступающему на Р -вход триггера 183 через элемент ИЛИ 168, производится установка R9 -триггера 183 н нулевое состояние, указывающее на недействительность содержимого буферного регистра 5, содержимое которого указывает предыдущий логич ческий адрес, по i.îòîðoìó производилось обращение к оперативной памяти.

Во время выполнения операции, связанной с обращением к оперативной памяти, устройстно управления процессора возбуждает вход 28о местного управления 8. Тогда но время действия синхросигнала СО открывается элемент И 148 блока 8, по сигналу с выхода 33 которого логический адрес записывается в регистр логического адреса 1. Содержимое регистра логического адреса 1 сравнивается с содержимым буферного регистра 5.

Если с помощью элемента сравнения 6 установлено совпадение и содержимое буферного регистра 5 действительно (триггер 183 блока S находится н единичном состоянии ). то,при открытом элементе И 139 во время действия синхросигнала СО открывается элемент И 156, сигнал с выхода которого. через элемент ИЛИ 173 поступает на второй управляющий нхбд 25 устройства, устанавливая запрос на обращение к оперативной памяти со стороны процессора. физический адрес оперативной памяти находится в регистре. физического адреса 2, содержимое ко..горого и содержимое буферного регистра 5 после предыдущего обращения к оперативной памяти не изменяется. Состояние триггера 183 подтверждается путем подачи сигнала на его ;-вход через открытый элемент И 143 но время действия синхросигнала С2

{в этом случае будет установлен триггер 181, как описано ниже). Если

1023336 с помощью элемента сравнения 6 не ус; ли требуемая страница в оперативной тановлено совпадения или содержимое,памяти и разрешено ли к ней обращебуферного регистра 5 недействитель- ние. Эта ситуация запоминается тригно (триггер 183 блока 8 находится гером 181 во время синхросигнала в .нулевом состоянии), то дальше пере- (СО л л С1). Если в блоке сравнения адресация осуществляется с помощью 5 7 произошло сравнение, выбранная страничной таблицы. Независимо от строка группы элементов памяти 56описанных результатов действий при 61 загружена, но данная страница. переадресации в блоке преобразова-. используется в операциях ввода-вывония адреса 12 формируется полный да, то это Указывает, что требуемая адрес виртуальной страницы, так как 10.виртуальная страница находится в это описано. Разряды адреса виртуаль- оперативной памяти, но недоступна ной-страницы, кроме смещения, посту- для обращения со стороны процессора. пают на входы группы элементов Подобные ситуации, установленные

ИСКЛЮЧАЮЩЕЕ ИЛИ 99 генератора адреса любыч из блоков сравнения 7, запоблока хранения 10, откуда через )5 минаются триггером 182 во время коммутатор 100 поступают на адресные действия синхросигнала (CO+ AC1) . .входы групп элементов памяти 56-69 Это условие формируется элементами

ЧАр каждого из блоков хранения странич- И 96 блоков 7 и элементом ИЛИ 176 ной таблицы 9 и на входы группы эле-. блока местного управления 8. ментов памяти 109 блока управления активностью 14. Иладаие разряды ад- 20 Если с помощю элемента ЙЛИ 175 реса обращения к группам элементов -Установлено, что доступ к виртуаль памяти 56-61 блоков 9 поступают че- ной странице возможен (единичное рез коммутатор 79 блока 9 с выхода состоЯние тРиггеРа 181), то ее сфоР103 группы элементов ИСЕЛщЧАщдЕ мированный блоком 11 физический

ИЛИ 99 генератора адреса блока хра- адрес записывается в регистР физинения 10 при наличии управляющего ческого адРеса 2 по .сигналУ с выхо- сигнала с выхода 408 блока 8. B каж- - да 34 элемента ИЛИ 174 через открыдом блоке 9 информацйя, прочитанная тый элемент И 155 во время дейстиз группы элементов памяти 56, срав- . виЯ синхРосигнала (СО рл С1). Физииивается с информацией с выходов 52 30 ческий адрес страницы поступает на и 54. блока преобразования адреса .вход регистра физического адреса 2

12 с помощью блока сравнения 77, сиг . через коммутатор 132 блока форминал с выхода которого и информация, рования физического адреса 11. Фипрочитанная из групп элементов памя зический адрес формируется как соти .57 и 61 и выбранная коммутатором . 35 вбкупность номера блока хранения

80 из одной из групп элементов памя- страничной таблицы 9, где произошти 66 и 67, поступает в соответст- . ло опознание виртуальных адресов, вующий блок сравнения 7. Выборка кода, поступающего с выхода 102 содержимого из групп элементов памя- коммУтатора 100 генератора адреса ти 64 и 65 определяется в зависимос- Щ блока хранения 10, кода, поступаюти от значения младшего разряда ) . щего с выхода коммутатора 133 бло-, Физического адреса, находящегося . ка 11, который выбирает значение в группе элементов памяти 58. младшего разряда физического адреса из группы элементов памяти 58 тоВ блоке сравнения 7 производит- го блока 9, где произошло опознася сравнение адресов виртуальных . ние виртуальных адресов, и смещения,: страниц, поступающих с выходов блока поступающего с выхода 50 блока препреобразования адреса 12 и соответ- образования адреса 12. Двоичный код ствующего блока хранения страничной номера блока хранения страничной таблицы 9. Если сравнение произошло, таблицы 9 формируется формироватевыбранная строка группы элементов лем 135 . Через промежуток времени, памяти 56-61 загружена и данная определяеьый линией задержки 138 страница не используется в опера- блока 8, после установки регистра циях ввода-вывода, Fo это указывает„ физического адреса 2 производится что требуемая виртуальная страница установка буферного регйстра 5. находится в оперативной памяти и дос-. . По синхросигналу (CO лС1) посту р . ° тупна. Эта ситуация запоминается в нающему с выхода 39 элемента ИЛИ. регистре. 72 соответствующего блока .- 173 при открытом элементе H 155 хранения страничной таблицы 9 по блока 8, производится выдача сигнасигналу с выхода 408 открытого эле- ла запроса на второй управляющий мента И 158 блока 8. Сигналы с вы- 40 выход 25 устройства, устанавливая ходов 97 элементов И 95 каждого из запрос на обращение к оперативной блоков сравнения 7 поступают на памяти со стороны процессора. Если . входы 31 элемента ИЛИ 175 блока сигнал запроса бил выдан во время мести го управления 8, с помощью синхросигнала СО то сигнал запрокоторого определяется, находится 6g са во время синхросигнала (СО дрлС1)

1023336 игнорируется, так как цикл оператив ной памяти значительно больше длительности одного синхросигнала, а сброс сигнала запроса производится в конце цикла оперативной памяти. Если физический адрес в регистре 2 был устанбвлен во время синхросигнала СО до, то во время синх росигнала (СО hС1) производится подтверждение содержимого регистра физического адреса 2. Далее произ-. 0 водится коррекция битов страничной таблицы в соответствующем блоке хра. нения страничной таблицы, заключающаяся в установке битов обращения и битов изменения, еслИ обращение 15 в оперативную память производилось для записи информации. Для этого, во время действия сннхросигнала (С? gyp v С2) открывается элемент

И 142 блока 8, сигнал с выхода 40к которого поступает на входы элементов И 187-189 узла управления занесением 78 каждого из блоков 9.

Так как опознание виртуального адреса возможно только в одном из блоков сравнения 7, то открываются элементы И 187-189 узла управления занесением 78 того блока хранения страничной таблицы 9, где установлен регистр 72. Запись в группу эле- Зр ментов памяти 59 производится при установленном в "1" входе "Код оде" рации оперативной памяти", который определяет режим записи информации в оперативную память и открывает элемент И 187 узла управления занесением 78 блока 9. Запись в группу элементов памяти бб или 67 блока 9 производится в зависимости от значения млацшего разряда физического адреса, находящегося в группе элементов 40 памяти 58, которое разрешает прохождение сигнала записи через элементы И 188 или 189, по которому производится запись логической единицы в соответствующую группу элементов 45 памяти 66 или 67.

При каждом обращении процессора к загруженной странице оперативной памяти производится наращивание счетчика временных интервалов выбранного подмножества страниц, если произошло страничное переключение (т.е, следующие подряд обращения к оперативной памяти производятся к различным страницам). Для чтения пре- дыдущего значения временного интерва,ла на адресный вход группы элементов памяти 109 блока управления активнос тью 14 поступает адрес с выхода 102 коммутатора .100 генератора адреса 60 блока хранения 10. Тогда, если произошло страничное переключение (триггер 183 блока местного управления 8 находится в нулевом состоянии или с помощью элемента сравнения 6 не ус-65 тановлено совпадение), то открывается элемент И 144 блока 8 во время синхросигнала (СО, л С1), сигнал .с выхода 42 которого устанавливает регистр 110 блока 14, где запоминает ся текущее значение временного интер» вала выбранного подмножества страниц. Содержимое регистра 110 увеличивается на единицу с помощью счетчика

111 и запоминается в выбранной строке группы элементов 109 при наличии сигнала с выхода 424 блока 8, поступающего на управляющий вход группы элементов памяти 109 через элемент .

ИЛИ 179 и открытый во время синхросигнала(С2, ч С2) элемент И 142.

В случае, если значение временного интервала доетигло предела, что уста- навливается с помощью элемента И 113 блока управления активностью 14, который открывает элемент И 187 узла управления занесением 78 каждого из блоков хранения страничной таблицы

9 при налйчии сигнала с выхода 40к элемента И 142 блока 8 во времядействия синхросигнала (C2 pv С2), производнтся запись скорректированных с помощью дешифраторов 75 и 76 битов активности в группы элементов памяти 64 и 65 соответственно в каждом из блоков хранения страничной таблицы 9. Анализ, производимый дешифраторами 75 и 76 блока 9, описан. Запоминание исходных данных для коррекции битов активности производится в регистрах 70 и 71 во время действия синхросигнала (CO pл С1), открывающего элемент И 158 блока 8, сигнал с выхода 408 которого осущест" вляет запись в регистры 70 и 71, I

Если с помощью элемента ИЛИ 176 установлено, что требуемая виртуальная-страница находится в оперативной памяти, но используется системой ввода-вывода (единичное состояние триггера 182), то при обращении процессора к оперативной памяти (при переадресации) во йремя действия синхросигнала СЗ открывается элемент И 150 блока.8, сигнал с выхода

378 которого вызывает. прерывание, определяющее, что йроцессор обра« щается к странице, которая иснользуетея системой ввода-вывода.

Если триггер 181 находится в нулевом состоянии, то это определяет, что требуемой виртуальной страницы нет в оперативной памяти. Поэтому во время действия синхросигнала СЗ открывается элемент И 151 блока 8, сигнал с выхода 33 которого выдается в блок обработки условий устройства управления процессора и указывает, что следующими выполняются две одинаковые .микрокоманды, каждая из которых возбуждает вход 28 8 блока

8, для обеспечения поиска свободной

1023336 или замещаемой страницы в оператив- ToI o элемента И 160 блоков во вреной памяти. Различные действия, опре- .мя действия синхросигнала (С2. дрл СЗ) деляемые этими микрокомандами, уста- Если содержимое групп элементов памянавливаются по состоянию триггера ти 68 или 69 недействительно, то

180 блока 8, При выполнении первой данная. физическая страница свободмикрокоманды триггер 180 находится 5 .на, что определяется битом действив нулевом состоянии (нулевое состоя- тельностн группы элементов памяти 61, ние устанавливается во время пере- - а все остальные. биты этой строки адресации по синхросигналу СЗ), при считаются недействительныаи. выполнении второй микрокоманды триг- После формирования условий для гер 180 находится в единичном состоя- ® определения свободной или замещаении (устанавливается при выполнении мой страницы они анализируются бло первой микрокоманды поиска по заднему ком управления 1замещением 13. для фронту синхросигнала СЗ). При выпол- определения физического адреса свонении первой микрокоманды формируют« бодной страницы или виртуального ся условия удаления страниц из опера- 3 5 адреса и соответствукщего ему фи.тивной памяти дляккаждой пары физи- зического адреса замещаемой. странических страниц, которые описываются :цы. Это происходит при выполнении строкой страничной таблицы из групп второй микрокоманды. поиска {единичэлементов памяти 62-69 za oro Hs ное состояние триггера 1801. блоков 9. Для определения условий Zg Сформированный адрес свободной удаления производится считывание и замещаемой страницы .и определииз групп элементов памяти.56-69 тели способа ее занесения помещаютс использованием значений расста- сЯ в РегистР замещаемой страниЦы ! новки, определяющих младшие разряд 1 6 и в регистр флажков 1 7 соответобращения к группам элементов памя» 25 )cTBeHHo Ilo сигналам с выхода 44 ти 56-61 и поступающих на их входь элемента И 154 при открытом элементе через коммутатор 79 с выходов групп. И 146 во время синхросигнала (C2y>h СЗЯ элементов памяти 68 или 69. Старшая Работа комбинационных схем блоков 11 и часть адреса обращения к группам 13 описана. Виртуальный адрес из групэлементов памяти 56-61 и адрес обра Я пы элементов памяти 56,57 и 58 выбранщения к группам элементов памяти 62 ной строки считывается во время син69 поступают с выхода 102 коммутато хросигналов С2 и СЗ при установленных ра 100, сформированнь|е группой зле- . младших разрядах расстановки, выбиментов ИСКЛИЧАЮщЕЕ ИЛИ 99 генератора, раемых коммутатором 79 из групп элеадреса блока хранения 10. Для четных ментов памяти 68 или 69 в зависимости

Физических страниц мпадшие разряды от выбора, сделанного в блоке 13, сиг- адреса обращения к группам элемен- налы с выходов 120 и 121 которого оттов памяти 56-61 поступают с выхода крывают элемент И 163 или 164 блока 8, . группы элементов памяти 68 через .. Управляющих коммутатором 79. коммутатор 79 во время- синхросигна- В блоке коррекции таблицы 15 анали- лов СО и С1 по управляющему сигналу О зируется условие 2з,сформированное на Его входе с выхода 40ж элемента дешифратором 116 блока 13, которое.

ИЛИ 177 -при открытых элементах И 145 ., -Определяет, возможно ли оеуществить и .161. блока 6. Условия удаления - замещение или ввод требуемой страни страниц .из оперативной памяти для цы. Если это возможно, то в соотчетных физических страниц, оформи- 45 ветствующей строке страничной таблиц рованные элементами И 84-90блока 9- . цы устанавливается бит,указатель записываются в регистр 73 при нали ожидания ввода-вывода. Для этого

|чин управйяющего сигнала с выхода сигнал с выхода 128 элемента ИЛИ 127 ,40 открытого элемента И 159 блока - . через открытый элемент И 126 блока

8 во время действия синхросигна а 50 .15 nocTyriaeT на входы групп элемен(CO phC1). Для нечетных физических,тоэ памнти 66 и 67 каждого из блостранйц падшие разряды адреса Обра- ков хранения страни ной таблицы 9. щения группам элементов памяти 56-61 а с выхода 131 элемента И 126 блопоступают с выхода группы-элементов,ка::15 на входы элементов И 191 и памяти 69 через коммутатор 79 во вре-55 192 Узла 78 кащцого из блоков 9. мя синхросигналов С2 и Сз по управ- В выбранной узлом "приоритета 118 ляющему сигналу на его входе с вы строке блока 9 открывается элемент хода 40 элемента ИЛИ. 178 при от- И 191 при наличии сигнала с выхода криты с элементах И 145 и 162 блока,40 элемента И 165 блока 8, и во условия удаления страниц Hs опе Щ время синхросигнала,С2Ъ р С ) осу -! ративной п; мяти для нечетных физи- ; ществляется запись в группу элуюенческих страниц, еформированныЕ ЭЛЕ TOB Пти 66 или 67 выбранного бло,ментами И 84-90 блока 9, записываются э регистр 74 при наличии Управ Если при анализе условия блос л ляющего сигнала с выхода 406 откры- .Ком коррекции;таблицы 15 установ43

1023336

; 60 лено, что ввести требуемую страницу нельзя то бит-указатель ожидания ввода-вывода страничной таблицы не помечается.

Если требуемой виртуальной страницы нет в оперативной памяти, то во время действия синхросигнала С3 .открывается элемент И 149 блока местного управления 8, сигнал с выхода 37с» которого вызывает прерывание, определяющее, что требуемай виртуальной страницы нет в оператив» ной памяти.

При выполнении операций ввода-вывода необходимо установить бит-указатель ожидания ввода вывода в стра- 15 ничной таблице для реальных физических страниц оперативной памяти, к которым производится обращение при выполнении этих операций. После окончания операции ввода вывода бит- 2О указатель ожидания ввода-вывода сбрасывается.

Для выполнения таких действий процессор размещает вам+а младших разрядах регистра общего назначе- 25 ния 4 адрес реальной физической страницы, а в соответствующем старшем разряде вЂ” код определяющих установку или сброс бита-указателя ожидания ввода-вывода. Устройство управления процессора возбуждает ,вход 28 с> блока местного управления 8. Таким образом, старшие а разрядов физического адреса страницы с выхода 106 регистра общего назначения 4 дешифруются дешифратором 101 генератора адреса блока хранения 10, что позволяет выбрать один из блоков хранения страничной таблицы 9 т.е. соответствующую часть страничной таблицы . На адрес- 40 ный вход групп элементов памяти бб и 67 каждого из блоков хранения страничной таблицы 9 поступают И-1 разрядов физического адреса с выхода 107 регистра общего назначения 45

4 через коммутатор 100 генератора адреса блока хранения 10. Иладший разряд физического адреса с выхода .

108 регистра общего назначения

4 поступает на входы элементов И 192 50 и 198 узлов управления занесением

;78 блоКов 9 для выбора одной из груПп элементов памяти 66 или 67. Код установки или сброса бита-указателя ожидания ввода-вывода поступает на вход 55 групныэлементов памяти бб и 67 каждого иэ блоков хранения страничной

"таблицы через элементы ИЛИ 127 и

И 123 блока коррекции активности.

Во время синхросигнала (C2 v C2) открывается элемент.И 144 блока местного управления 8, сигнал с вы..хода 40-м которого открывает выбран-; ный элемент И 192 (или 193) узда правления занесением 78 того блока хранения страничной таблицы 9, который выбран дешифратором 101 генератора адреса блока хранения 10. Сигнал с выбранного элемента И 192 (или

193) узла управления занесением 78 выбранного блока 9 через элемент

ИЛИ 200 (или 201) поступает на управляющий вход группы элементов памя« ти бб (или 67) этого блока 9, вызывая запись информации, поступающей на входы групп элементов памяти 66 и 67.

При первоначальной загрузке виртуальной страницы по реальному адресу оперативной памяти или очистке оперативной памяти устанавливаются или сбрасываются бит-указатель запрещения удаления страницы и бит-указатель действительности строки страничной таблицы. Для занесения кода виртуального адреса в страничную таблицу предварительно устанавливается управляющий регистр 3, à в регистре общего назначения 4 устанавливается реальный адрес физической страницы и значения указанных. битов-указателей. Таким образом, о разрядов с выхода 106 регистра общего назначения дешифрируются дешифратором 101 генератора адреса блока хранения 10, что позволяет выбрать один из блоков хранения страничной таблицы 9 (т.е. соответствующую часть страничной таблицы). Значение младшего разряда физического адреса с выхода 108 регистра общего назначения 4 поступает на вход групп элементов памяти !

58 и на вход узла. управления . за,несением 78 каждого из блоков 9.

Устройство управления процессора возбуждает вход 28с блока местного управления 8. С входа адреса устройства

18 на вход регистра логического адреса 1 поступает код логического адреса. который записывается в регистр 1 во время синхрбсигнала СО по сигналу с выхода 33 открытого элемента И 148 блока местного управления 8. Коды установки битов-указателей запрещения удаления и действительности строки страничной таблицы поступают на входы групп элементов памяти 60 и 61 каждого из блоков хранения страничной таблицы 9 .через элементы И 124 и 125 блока коррекции таблицы 15 соответственно. На адресные входы групп элементов памяти 56-61 каждого из блоков 9 поступают значения разрядов с выхода 102 коммутатора 100 генератрра адреса блока хранения

10 и с выхода коммутатора 7В, на вход которого ноступают значений разрядов, с выхода 103 группы элементов ИСКЛЮЧИСЦЕЕ ИЛИ 99 генератора 10 при наличии управляющего сигнала с выхода 40д блока 8 на управляющем входе коммутатора 79, 45

1023336

На адресные входы групп элементов . ная страница из требуемой Физичеспамяти 62-69 каждого из блоков 9 - кой страницы оперативной памяти, ус поступают значения разрядов с вы- танавливается адрес вводимой вир хода 102 коммутатора 100 генератора туальной страницы, после ввода кото10. Во время синхросигнала (С2 v C2) рой сбрасывается бит-указатель ожи-. отркрывается элемент И 141 блока 5 .дания, ввода-вывода. местного управления 8,-сивнал с Таким образом, предлагаемое уствыхода 40аа. которого открывает вы- ройство управления виртуальной пабранный элемент И 184 или .185 узла. мятью полностью реализует процесс управления занесением 78 выбранного преобразования адресов и управления дешифратором 101 генератора 10 бло- : p виртуальной памятью с помощвю аппака хранения страничной таблицы 9. ратных средств, что особенно эффективСигналы с выходов элементов И 184 но при мультнпрограммйой работе выи 185 через. элементы ИЛИ 194 и 197 числительной системю. узла управления занесением 78 посту- За счет такой реализации процес.пают на управляющие входы групп эле- 15 са преобразования адресов скорость ментов памяти 56-61, в Результате обращения процессора к оперативной чего полный виртуальный адрес, пос- . памяти возрастает в тупающий с выходов 52, 54, 48 и 49 .. 1р (g )(1 блока преобразования адреса 12, за-, раь, писывается в группы элементов памя- gp (" » Ч 6 ти 56 и 57, а в .группы элементов где вЂ” время одного такта работы .58 0 . 8,6 и 61 памяти записываются знаи устройства управления виртучения младшего разряда физического . альной памятью т

Ф адреса с выхода 108 регистра обще- . 4 вЂ” время сравнения с помощью го назначения 4 и значения битов- 25 элемента сравнения содержиуказателей запрещения удаления стра- мого буферного регистра и реницы и действительности строки .стра« гистра .логического eса

- ФЪЙ ++ g

J ничной таблицы соответственно, бит k. вЂ” длительность цикла операти ов п ративизменения из групп элементов памя- ной памяти

t ти 59 устанавливается в нуль. Сигна-. ЗО 1 „ вЂ” время выполнения операции лы с выходов элементов И 184 и 185 сложения с фиксированной узла управления занесением 78 посту- запятой

Ф пают на управляющие входы групп эле- Р вЂ” вероятность того, что в изментов памяти 68 и 69 соответствен- вестном устройстве переадрено, в результате, чего значение млад- сация будет выполняться с ших разрядов адреса расстановки с . . помощью аппаратных средств.

35 выхода коммутатора 79 записывается. Вместе с процессом переадресации, в выбранную группу элементов памяти . устройство управления виртуальной

8 или 69. Сигналы с выходов элемен- -памятью осуществляет определение фи тов И 184 и 185 через элементы . зической страницы, куда в случае

ИЛИ 195, 196, 198 и 199 узла управ- 40 отсутствия требуемой виртуальной ленйя занесением 78 поступают íà óï- страницы в oI .åðàòèâíoé памяти она равляющие входы групп элементов па- ., будем вводится. Эта страница опремяти.62-65, s результате чего произ < деляется так, чтобы обеспечить миводится обнуление бита обращения . нимальные задержки,в работе вычисв выбранной группе элементов памяти 45 лительной системы. (62 или: 63)"и запись кода, сформи-, Одновременно с процессом перерованного дешифраторами 75-76 в со- .адресации производится коррекция ответствующую группу элементов памя- битов активности. ти (64 или 65). Логика работы дешиф.- . Аппаратная реализация процессов .Раторов 75-76 описана. 5р опРеделения свободной или замещае-

Таким образом, при вводе страни-,мой Физической страницы и коррекции

ЦЫ В ОПЕРативную память устройство Н>О> актнвиости освобо шает процес» управлеHHS aHpTVasa Rol IIatWTI,IO Реа oGp OT нЕОбходимости выполнять :IIpOI> лизует следующий алгоритм: нри ус-,Р™ операционной системы, обеспетановленном бите-указателе ожидания я ;чивающие Решение этих задаЧ. ввода-вывода устанавяивается адрес требуемой страни 1, вводится требу- ПРи алгоРитме слУчайной Расстановемая виртуальная страница, а затем сбрасывается бит-указатель ожидания Ратнвной памЯти, Равном Я, вероЯт- . ввода- ода. При замещении страница 60 ность нахо*ДениЯ свобЩной стРаниЦ оперативной памяти устройство уп- в части оперативной памяти, описываеравления виртуальной памятью Реали- мой стРаничной таблицей ОДНОГО блока зует след чОщий алгоритм: при уста- . хранения страничной таблицы за одну новленном бите-указателе ожидания ввода-вывода удаляется виртуаль-. ::(4-Я Й)4+5(4-Яй); (pf2) =1(Ñ- (2) (i+p).

1023336

Прйчем вероятность того, что четыре последовательные строки страничной ,таблицы будут пусты, составляет

g(gjga вероятность того, что в группе иэ четырех последовательных строк страничной таблицы после нахождения свободной строки в оставшихся трех строках будет заполнена только одна, составляет 3(Ф- P/й) (/а) Тогда вероятность нахождения свободной страницы в оперативной памяти составляет 10

$=4-Е4 (4 у (4+y)g j

Поэтому с помощью предлагаемого уст. ройства при достижении вычислитель- i 15

I ной системой стационарного режима достигается- коэффициент загрузки оперативной памяти, равный

2 )

ММР)д = -Р-(<-Via)(+p)) рр! 20

O о

Технико-экономические преимущест ва предлагаемого устройства управления виртуальной памятью заключается в следующем.

Устройство позволяет увеличить скорость обращения к оперативной памяти в 1,21 раза. Расчет производился в предположении, что время одч ного такта работы устройства Ьц

=50 нс, задержка, вносимая элемен1 том сравнения ц=10 нс, длительность цикла оперативной памяти 6О„=1000 нс, время выполнения операции сложения

Ьс„=100 нс, вероятность того, что в известном устройстве переадресация будет осуществляться с помощью аппаратных средств P =0,9.

При числе .блоков хранения страничной таблицы 2 =8 при достижении вычислительнбй системой стационарного режима, киэффициент загрузки оперативной памяти Роп=0,998.

102333б

1023336

muz. 1Х

Фиг 16

Qua 17

Составитель В. Щербаков

Техред T. Маточка Корректор О. Билак

Редактор М. Бандура

«е а

Заказ 4214/34 Тираж 706 Подписное

ВНИИНИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Устройство управления виртуальной памятью

Программируемое устройство для выделения циклически упорядоченного информационного блока // 991431

Устройство для управления сверхоперативной буферной памятью мультипроцессорной эвм // 980097

Устройство для управления памятью микрокоманд // 970378

Устройство для управления памятью // 962963

Устройство для управления виртуальной памятью // 955076

Устройство для сопряжения процессора с многоблочной памятью // 951315

Устройство управления памятью // 947866

Многоканальное устройство обмена для многомашинной вычислительной системы // 920695

Устройство для формирования маски // 911534

Устройство для коммутации сообщений // 2110837

Изобретение относится к вычислительной технике и может быть использовано для организации межмашинного обмена в распределенных вычислительных комплексах и сетях ЭВМ

Интерфейс реструктурирования кадров для цифровых потоков, мультиплексированных временным мультиплексированием цифровых потоков, поступающих с различными скоростями // 2112320

Изобретение относится к цифровой телекоммуникации

Схема модулей диспетчерского управления с дуплексной связью для использования в системе передачи информации // 2117984

Изобретение относится к схемам модулей диспетчерского управления с дуплексной связью для использования в системе передачи информации, более конкретно к электронным схемам модулей диспетчерского управления с дуплексной связью для использования в системе передачи информации, обеспечивающей передачу информации даже при наличии ошибок в линии связи за счет дуплексной связи между диспетчерскими устройствами

Компьютерно-телекоммуникационное устройство (телекоммуникационный органайзер (тог)) // 2127448

Изобретение относится к областям компьютерной и телекоммуникационной техники, в частности к устройствам для обработки и распределения потоков данных различных информационных систем с различными системами отображения информации

Способ и устройство защиты информации от несанкционированного доступа // 2130641

Изобретение относится к вычислительной технике и информационным системам и может быть использовано в качестве персонального преобразователя информации при обмене данными правительственными, правоохранительными, оборонными, промышленными и коммерческими учреждениями, когда возникает необходимость хранения и передачи конфиденциальной информации

Система доступа и представления оперативного операционного обслуживания // 2141131

Комплекс автоматизированного управления огнем реактивной артиллерии // 2143133

Изобретение относится к военной технике и может быть использовано при управлении реактивным оружием залпового огня

Система защиты виртуального канала корпоративной сети, построенной на каналах связи и средствах коммутации сети связи общего пользования // 2143728

Изобретение относится к вычислительной технике, а именно к информационным вычислительным системам, реализуемым на компьютерных сетях, и может быть использовано для защиты информационных ресурсов в корпоративных сетях

Система для управления доступом клиента в компьютерную сеть с использованием адресации на естественном языке // 2147767

Изобретение относится к области вычислительной техники и может быть использовано для управления доступом в открытую информационную сеть, например Интернет, с возможностью адресации клиента на естественном языке

Устройство сопряжения // 2148273

Изобретение относится к вычислительной технике и может быть использовано в информационно-управляющих автоматизированных системах