Устройство для управления памятью

 

(54) УСТРОЙСГВО ДЛЯ УПРАВЛЕНИЯ ПАМЯТЬЮ 1

Изобретение относится к пифровой вы числительной texBIIKe и может быть saпольэовано в устройствах управления ПЕМч

Известно устройство управления памятью, в котором обращение выполняется одновременно по всем блокам памяти . 1

Недостатком етого устройства являет ся жесткое разделение адресного регистр ра на старшую и младшую части.

Наиболее близквч к изобретению яв» ляется устройство .управления .памятью, содержащее регистр адреса, сумматор, дешифратор и блоки памяти, причем пер-. вые Входы сумматора служат для подачи единицы младшего разряда выхОды сум матора соединены с первыми адресными входами блоков памяти, управляющие входы которых соединены с входами де . шифратора Г2).

Недостатком известного устройства 2о является жесткое разделение разрядов регистра на младшие и стершие, что не позволяет использовать устройство при переменном количестве блоков памяти.

Целью изобретения является расширение области использования путем управ- . ления переменным числом блоков памяти.

Поставленная цель достигается тем, что в устройство, содержащее регистр адреса, сумматор, дешифратор н блоки памяти, причем первый вход сумматора является входом устройства, выход сумматора соединен с первым адресным входом каждого блока памяти, выходы дешифратора соединены с управляющими входами блоков памяти, введены преобразователь двоичнОго код& В двоичи& Il l (где ri - число блоков памяти), сдвигатель, регистр числа, элемент ИЛИ и триггер переполнения, причем выход регистра адреса соединен с информационным входом преобразователя двоичного кода в двоично-п-й, информационный выход которого соединен с информационным входом сдвигателя, выход регистра числа соединен с управляю ппми входами преобразователя двоичного кода в двончно-

6 -й и сдвигателя, выходы переполнения

3 990058 4 которых соединены соответственно с пер- ших разрядах сдвигателя 3 основной . вым. и вторым входами элемента ИЛИ, адрес увеличивается в сумматоре 6 на выход которого соединен с входом триг- единицу,.в результате чего получается гера переполнения, вход дешифратора сое- дополнительный адрес. Оба адреса постудинен с выходом младших разрядов сдви- 5 лают на адресные входы блоков памяти. гатей, выходы старших разрядов которо- Дешифратор 5 формирует для каждого из го соединены с вторым входом суммато- и блоков памяти управляющий сигнал, ра и вторыми адресными входами блоков указывающий по какому иэ адресов (оспамяти. новному или дополнительному) следует

На чертеже приведена схема устрой-. 1O выполнить обращение. ства.

Устройство содержит регистр 1 адре- Эти сигналы поступают на управляюса, преобразователь 2 двоичного кода в щие входы блоков памяти. Количество двоично-11-й, сдвигатель 3, регистр 4 сигналов равно и,„ „. При отсутствии числа, дешифратор 5, сумматор 6, блоки части 6iIOKOB BBMHTH (1 <и )часть уп17 памяти, элемент ЙЛИ 8, триггер 9 равляющих сигналов не используется. переполнения.

Устройство работает следующим обра- Таким образом, предлагаемое иэобрезом. тение позволяет управлять переменным 1

Адрес обращения к памяти из регистра щ числом блоков памяти и фиксировать слу1 поступает в преобразователь 2, где в . чаи обращения к отсутствующим блокам зависимости от количества блоков памяти, памяти. указываемого в регистре 4 и передаваемого на управляющие входы преобразователя 2, выполняется преобразование ад- »5 Ф о р м у л а и з о б р е т е н и я реса. Это преобразование не происходит, если число блоков памяти. является сте- Устройство для управления памятью, пенью числа 2. В остальных случаях ад- содержащее регистр адреса, сумматор, рес переводится в двоично-кодируемую дешифратор и блоки памяти, причем пери -ю систему счисления (и -количество Зо вый smolt сумматора является входом блоков памяти). устройства, выход сумматора соединен с

С выходов преобразователя 2 адрес первым адресным входом каждого блока поступает на сдвигатель 3, разделенный памяти, выходы двшифратора соединены на две части: старшую и младшую. с управляющими входами блоков памяти, Чиспо разрядов в младшей части опре- о т л и ч а ю щ е е с я тем, что, с

35 деляется максимально допустимым коли- целью расширения области использования чеством блоков памяти и равно ближай- путем управления переменным числом шему большему целому числу по отно- блоков памяти, в него введены преобраэошению к величине log n .. Если число ватель двоичного кода в двоично-и-й

2 Мах а в 2,4,8... Раз меньшес1 „-,то в сдви- (где п - число блоков памяти), сдвига1паХ 40 гателе 3 выполняется сдвиг адреса на тель, регистр числа, элемент ИЛИ и триг

1,2,3... Разряда соответственно s .сто- rep.ïåðåïîëíåíèÿ, причем выход регистрону старших разрядов с занесением ну«ра адреса соединен с информационнь1м лей в освобождающиеся младшие разряды. входом преобразователя двоичного кода

Сигналы управления сдвигом поступа- в двоично-п-й, информационный выход Ф 45 ют на управляющие входы сдвигателя из которого соединен с информационным вхорегистра 4. Сигналы переполнения, кото- дом сдвигателя, выход регистра числа

Рые могут вырабатываться в результате соединен с управляющими входами препреобразования и сдвига адреса mepea образователя двоичного кода в двоично элемент ИЛИ 8 поступают в триггер 9 и -й и сдвигателя, выходы переполнения и инцщщруют о переполнении старших раз- которых соединены соответственно с пер50 рядов адреса, т.е. попытке обращения к вым и вторым входами элемента ИЛИ, отсутствующим блокам памяти. выход которого соединен с входом тригдеши1,ратор 5 и сумматор 6 органиэу- гера переполнения, вход дешифратора соеют обращение к строке, состоящей из 11 lteeee c выходом младших разрядов сдвипоследоаательно Расположенных чисел, 55 гателя, выходы старших разрядов котороначало которой находится в блоке памяти, го соединены с вторым входом суммато указываемом а младшем разрядами сдви ра и вторыми адресными входами блоков гателя 3. При этом полученный в стар- памяти.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 297070,. кл. G 06 Р 9/00, 1969.

58 4

2. Карцев М.А. Вопросы построения многопроцессорных вычислительных сиотем. Вопросы радиоэлектроники, сер;ЭВТ, вып. 5-6, 1970, с. 3-19 (црототип).

Составитель И. Хааова

Редактор Л. Филиппова Техред Е.Харитоячик Корректор Е. Рошко

Заказ 1157/72 Тираж 704 Подписное

ВНИИ ПИ Государственного комитета СССР по делам изобретений и открытий

113035,. Москва, Ж-35, Раушская юб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4