Запоминающее устройство (его варианты)

 

1. Запоминающее устройство, содержащее матричный накопитель, ключи , выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы к прямым выходам первого дешифратора адреса, a истоки - к разрядным шинам матричного накопителя, числовые шины которого соединены с выходами второго дешифратора адреса, управляющий ВХОД которого соединен с управляющим ВХОДОМ itepBoro дешифратора адреса и является управляющим входом устройства , отличающееся тем, что, с целью снргаения потребляемой мощности, в него введены формирователь сигналов и группа формирователей сигналов , выполненные соответственно в виде установочных транзисторов и групп зарядных транзисторов, тип проводимости которых противоположен типу проводямости переключающих транзисторов, причем сток первого и исток второго зарядных транзисторов каждой группы подключены к соответствующей разрядной шине матричного накогштр.пя, сток первого и исток второго устяиопочных транзисторов соединены с шиной считывания, затворы первого установочного транзистора и первь х зарядных транзисторов каждой группы подключены к шине прямой выборки, a истоки - к шине питания, затворы второго установочного транзистора и вторых зарядных транзисторов каждой группы соединены с шиной инверсной выборки, a стоки - с шиной нулевого потенциала. 2. Запоминающее устройство, содержащее матричный накопитель, ключи, выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы i к прямым выходам первого дешифратора адреса, a истоки - к разрядным шинам (Л матричного накопителя, числовые шины которого соединены с выходами .второго дешифратора адреса, управляющий ВХОД которого соединен с управляющим ВХОДОМ первого дешифратора адреса и является управляющим входом устройства, отличающееся со оо о со ел тем, что, с целью упрощения устройства и снижения потребляемой им мощности , в.него введены формирователь сигналов и группа формирователей сигналов , выполненные соответственно в виде установочных транзисторов и зарядных транзисторов, тип проводимости которых противоположен типу проводимости переключающих транзисторов , причем затвор каждого из зарядных транзисторов подключен к соответствующему инверсному ВЫХОДУ первого дешифратора адреса, сток - к истоку одноименного переключающего транзистора, a исток - к затвору последующего переключающего траняигтоpa , исток последнего зарядного трлн

СОЮЗ СОВЕТСКИХ

РЕСГ1УБ ЛИК,SU„„1098035

А з(50 С 11 С 11/40

1 !

1 я ! jg_#_aJ !< !<," Ы< т

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

f10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3561062/18-24 (22) 04.03.83 (46) 15.06.84. Бюл. № 22 (72) С.Н.Косоусов, В.А.Максимов и Я.Я.Петричкович (53) 681.324(088.8) (56) !. Авторское свидетельство СССР № 523455, кл. G 11 С 11/40, 1975.

2. Авторское свидетельство СССР . № 767834, кл. G 11 С 7/00, 1980 (прототип). (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (ЕГО

ВАРИАНТЫ). (57) 1. Запоминающее устройство, содержащее матричный накопитель, ключи, выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы— к прямым выходам первого дешифратора адреса, а истоки — к разрядным шинам матричного накопителя, числовые шины которого соединены с выходами второго дешифратора адреса, управляющий вход которого соединен с управляющим входом первого дешифратора адреса и является управляющим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью снижения потребляемой мощности, в него введены формирователь сигналов и группа формирователей сигналов, выполненные соответственно в виде установочных транзисторов и групп зарядных транзисторов, тип проводимости которых противоположен типу проводимости переключающих транзисторов, причем сток первого и исток второго зарядных транзисторов каждой группы подключены к соответствующей разрядной шине матричного накопит<ля, <.ток первого и исток второго устлвовочвв<х транзисторов соединены с шиной считывания, затворы первого установочного транзистора и первых зарядных транзисторов каждой группы подключены к шине прямой выборки, а истоки — к шине питания, затворы второго установочного транзистора и вторых зарядных транзисторов каждой группы соединены с шиной инверсной выборки, а стоки — с шиной нулевого потенциала.

2. Запоминающее устройство, содержащее матричный накопитель, ключи, выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы— к прямым выходам первого дешифратора Я адреса, а истоки — к разрядным шинам матричного накопителя, числовые шины которого соединены с выходами второго дешифратора адреса, управляющий вход которого соединен с управляющим входом первого дешифратора адреса и является управляющим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и снижения потребляемой им мощности, в него введены формирователь сигналов и группа формирователей сиг — СФ налов, выполненные соответственно СЛ в виде установочных транзисторов и зарядных транзисторов, тип проводимости которых противоположен типу проводимости переключающих транзисторов, причем затвор каждого из заряд- ф ных транзисторов подключен к соог— ветствующему инверсному выходу первого дешифратора адреса, сток — к истоку одноименного переключающего транзистора, а исток — к затвору последукгщего переключающего травзи<-т ра, исток последнего -,арядвого травивЂ

1098 зи тортi соединен с затвором верного череKTIK) 3þt!tåãî транзистора, сток первого и исток второго установочных гранзисторов соединены с шиной считывания, исток первого и сток второго установочных транзисторов подклю()35 чены соответственно к шине питания и к шине нулевого потенциала, а затворы первого и второго установочных транзисторов соединены соответственно с шиной прямой выборки и с шиной инверсной выборки. о

Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств.

Известно запоминающее устройство.,, Э содержащее ключевые транзисторы выборки, стоки которых образуют общую шину считывания, а истоки подключены к соответствующим разряднь|м шинам(1 j.

Недостатком этого устройства И является низкое быстродействие.

Наиболее близким техническим решением к изобретению является запоминающее устройство, содержащее матричный накопитель, дешифратор строк, шины питания и нулевого потенциала, ключевь|е транзисторы„ стоки которых подключены к шине считывания, истоки к соответствующим разрядным шинам матричного накопителя, а затворы — к со- 2О ответствующим прямым выходам дешифратора столбца, управляющий вход дешифратора стобца соединен с прямой шиной выборки, элемент задержки включен между прямой шиной выборки и затвором шунтирующего транзистора, включенного между шиной считывания и нулевой шиной 2 3.

Недостатком известного устройства является большая потребляемая мощность, обусловленная тем, что в каждом цикле считывания информации происходит переключение нескольких выходов дишефратора строк, нагруженных на большие емкости, образованные затво35 рами информационных транзисторов матричного накопителя„ Кроме того, для обеспечения надежной работы устройства в широком диапазоне разброса технологических параметров, а также напряжения питания и температуры, на вели- ину задержки сигнала выборки наклa— дываются жесткие ограничения, в результате чего при большой величине задерж2 ки сигнала выборки непроизвольно расходуется мощность источника питания за счет протекания тока в це1и. — .,щ— на питания, информационный трал:ист-зр накопителя, ключевой транзистор, шуитирующий TpBH3HcòÎp H шина н3лс ного потенциала. Уменьшение задержки сиги,1 ла выборки ведет к сужению дили;и она функционирования, что приводит к снижению процента выхода годин.1х микросхем при интегральной реализации устройства.

Цель изобретения — снижение потребляемой устройством мощности, Поставленная цель достигается тем, что в запоминающее уст;и йство, содержащее матричный накопитепь, ключи, выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы— к прямым выходам первого дешифратора адреса, а истоки — к разрядным шинам матричного накопителя, числовые шины которого соединены с выходами второго дешифратора адреса, управляющий вход которого соединен с управляющим входом первого дешифратора адреса и является управляющим входом устройства, введены формирователь сигналов и группа формироватеIeÉ сигналов, выполненные соответственно в виде установочных транзисторов и групп зарядных транзисторов,, тип проводимости которых противоположен типу проводимости переключающих транзисторов, причем сток первого и исток второго зарядных транзисторов каждой группы подключены к соответствующей разрядной шине матричного накопителя, сток первого и исток второго установочных транзисторов соединены с шиной считывания, зат,.— воры первого установочного транзистора и первых зарядных транзисторов каж098035 4 торах 6, истоки которых полк:)н ель h шине 1 питания, стоки — к соотвег-! ствующим шинам 5 (фиг.1), а транзисторы 3 выполнены р -канагlьными, либо на п -канальных транзисторах

5 истоки которых подключены к шине 1 7, при этом транзисторы 3 выполнены и -канальными.

Предложенное устройство работает следующим образом.

Когда накопитель 2 организован на р -канальньгх транзисторах 6, на их затворы поданы соответствующие управляющие сигналы с дешифратора 11.

В режиме хранения на шинах 15 и 14 установлены логические уровни "0" и "1" соответственно, выходы дешифратора 11 установлены в единичное состояние, выходы 8 .дешифратора 7 — в единичное, а выходы 10 — в нулевое, транзисторы закрыты. На шины 14 поданы управляющие сигналы единичного уровня, инициирующие установку шин 5 и шины 4 в нулевое состояние.

В режиме хранения логический 0"

25 на шине 15 закрывает транзисторы 18 и 10 (фиг.2), логическая "1" на шине 14 открывает транзисторы 19 и 21, в результате чего шины 5 и шина 4 обнулены.

В режиме считывания логическая

"1" и логический "0" на шине 15 и шине-!4 открывают транзисторы 18 и 20 и закрывают транзисторы 19 и 21. При этом на выходе каждого формировате35 ля 12 формируется уровень предэаряда.. питания и к шине нулевого потенциала, а затворы первого и второго установочных транзисторов соединены со ответственно с шиной прямой выборки и с шиной инверсной выборки.

На фиг.1 представлена функциональ ная схема предложенного устройства на фиг.2 — принципиальная схема формирователей сигналов на фиг.3 — то же, вариант выполнения.

Предложенное устройство содержит (фиг.1) шину 1 питания, матричный накопитель 2, переключающие транзисторы <3, шину 4 считывания, разряд ные шины 5, информационные транзисторы 6, первый дешифратор 7 адреса с прямыми выходами 8, управляющим входом 9 и инверсными вьжодами 10, второй дешифратор 11 адреса, группу формирователей 12 сигналов, формирователь 13 сигналов, шины 14 инверсной и 15 прямой выборки и управляющий вход 16 устройства.

На фиг.2 и 3 обозначены шина 17 нулевого потенциала, первый 18 и второй 19 установочные транзисторы, первые 20 и вторые 21 зарядные транзисторы.

Накопитель 2 может быть организован либо на р -канальных транзисп ои

Е -0 1 + з 1 дой группы подключены к шине прямой выборки, а истоки — к шине питания, затворы второго установочного транзистора и вторых зарядных транзисторов каждой группы соединены с шиной ,инверсной выборки,а стоки — с шиной йулевого потенциала.

С целью упрощения устройства и снижения потребляемой им мощности каждый из формирователей группы выполнен в виде одного зарядного транзистора, тип проводимости которого противоположен типу проводимости переключающих транзисторов, причем затвор каждого иэ зарядных транзисторов подключен к соответствующему инверсному выходу первого дешифратора адреса, сток — к истоку одноименного переключающего транзистора, а исток — к затвору последующего переключающего транзистора, исток последнего зарядного транзистора соединен с затвором первого переключающего транзистора, сток первого и исток второго установочных транзисторов соединены с шиной считывания, исток первого и сток второго установочных транзисторов подключены соответственно к шине напряжение шины 1 питания; пороговое напряжение транзисторов 10 (и -типа), и — коэффициент влияния подложки транзисторов 20.

Нормальное функционирование уст— ройства обеспечивается выполнением условия: уровень предзаряда меньше уровня срабатывания выходного элемента устройства (на фиг.1 и 2 не показан).

50 В режиме считывания на шинах 15 и 14 устанавливаются логические уровни "1" и "0" соответственно, при этом на шины 15 подаются управляющие сигналы, инициирующие предварительный

55 заряд шин 5 и шины 4 до уровня, «е превышающего порог срабатывания выходного элемента устройства. Таким образом, к моменту окончания процесса эисторах 6). При считывании информации выходы дешифратора 7, кроме выбранного в соответствии с адресным кодом, меняют свое состояние на противоположное, вследствие чего закрываются транзисторы 20, кроме транзистора 20 выбранного столбца, уровнями логического нуля, поступающими с инверсных выходов 10 дешифратора 7. Напряжение на шине 5 выбранного стобца через открытый транзистор 18 (фиг.2) повышается до уровня, определяемого из соотношения (1).

Наличие введенных формирователей 12 и 13 позволяет осуществлять предварительный заряд выбираемой разрядной шины 5 одного соответствующего столбца накопителя 2, а также переключение соответствующего выхода дешифратора 11, в то время, как остальные выходы дешифратора !1 остаются в прежнем состоянии, тем самым достигается значительное снижение потребляемой мощности. Быстродействие устройства при этом не снижается, так как существует возможность варьирования величиной уровня предварительного заряда шин 5 и шины 4. Исключение элемента задержки иэ состава устройства расширяет динамический диапазон функционирования, увеличивая тем самым процент выхода годных микросхем при интегральной реализации устройства.

Технико-экономические преимущества предложенного устройства заключаются в снижении потребляемой им мощности и в упрощении устройства по сравнению с прототипом.

5 !098035 дешифрации дешифраторами 7 и 11 входных адресов, шины 5 и 4 оказываютея предварительно заряженными. По окончании переходных процессов в дешифраторах 11 и 7 на выходах, соответ5 ствующих входному адресу, устанавливается логический "0", открывающий транзисторы 6 соответствующей строки накопителя 2 и соответствующий из транзисторов 3. Таким образом, к IO шине 4 оказываются подключенными транзисторы 6 и 3, соответствующие коду входных адресов. Перезаряд емкостей, образованных стоковыми областями транзисторов 6 и 3, осуществляет-!g

7 ся с уровня предзаряда, варьирование которым определяет быстродействие устройства.

В случае организации накопителя 2 на и -канальных транзисторах 6 2п работа устройства аналогична вышеописанному, с той лишь разницей, что логические значения сигналов следует изменить на противоположные.

Таким образом, в каждом цикле 25 считывания информации дешифраторы 7 и 11 переключаются только по одному иэ выходов, что существенно снижает потребляемую мощность.

Рассмотрим работу устройства (вариант, фиг.3).

В,режиме хранения на выходах 9 дешифратора 7 установлен уровень логического нуля, на выходах 10 уровень логической "1" в результаУ

35 те чего шины 5 установлены в нулевое состояние через открытые транзисторы 20 (и -типа, в случае реализации накопителя 2 на р -канальных тран!

098035

)098035

Составитель М.Зайцева

Техред И Метелева

Редактор М.Дылын

Корректор,А. Тяско

Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,Ж-35, Раушская наб., д. 4/5

Заказ 4213/42

Филиал ППП "Патент", r Ужгород, ул. Проектная, 4