Интегро-дифференциальный вычислитель

 

1. ИНТЕГРО-ДИФФЕРЕН-ЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ, содержащий регистр результата, два регистра коэффициента и четыре регистра промежуточных результатов, два сумматора, три блока .формирования дополнительного кода , блок знака, блок синхронизации, четыре триггера, три коммутатора и десять элементов И, пртетем вход знака первой вхбдной величины вычислителя соединен с первым входом блока знака, первый выход которого соед1шен с выходом знака результата вычислителя, выход первого сумматора соединен с входом регистра результата и вторым входом бпока знака, второй третий и четвертый выходы которого, соединены с управ: ляющими входами первого, второго и третьего блоков формирования дополнительного кода соответственно, первый выход блока С1шхронизаци11 соед1шен с третьим входом блока знака, второй выX од - с R -входами первого, второго. третьего и четвертого триггеров, третий выход - с S -входом первого триггера , четвертый выход - с первыми входами первого и второго элементов И и пятьй .выход - с входами синхронизации регистра результата, первого и второго регистра коэффициента и первого, второго , третьего и четвертого регистров промежуточных результатов, вьрсод регистра результата соедине н с первым входом третьего элемента И, второй вход которого соед1шен с таверсным выхоаом первого триггера, прямой выход которого подключен к управляющим входам первого, второгх и тречъего коммутаторов , выход первого блока формиi рования дополнительного кода соединен (Л с выходом абсолютного значения результата вычислителя и с первык информаCZ ционным входом первого коммутатора, выход которого подключен к входу первого , регистра прамежуточного результата, выходы первого и второго регистров фициентов соединены со свошчЛс входами. (д и с первыми входами четвертого н пятого элементов И соответственно, прямые о ходы второго и третьего триггеров соеди00 нены с вторыми входами четвертого и пяю того элементов И соответственно, 6 - со входы второго и третьего триггеров соединены с выходами первого и второго элементовИ соответственно, первый вход первого .сумматора подключен к выходу второго сумматора, перщлй и вто- . рой входы которого соединены с выходами второго и третьего блоков формирования дополнительного кода, 1шфорь1ациош1ые входы которых подключены к. выходам четвертого и пятого элементов И соответственно , выход второго регистра промежуточного результата соединен с пер

„„SU„,1020823 СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (д1 G 06 F 7/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ .СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНЯТИЙ (2 1) 3334474/18-24 (22) 07. 09.81 (46) 30.05.83, Ьюл. И 20 (72) Г. П. Баранов и В. Л. Баранов (71) Институт электродинамики АН Украинской ССР (5.3) 681. 32(088.8) (56) . 1. Вычислительная техника. Справочник под ред. Г. Д. Хаски и Г. А. Кориа. Т. 1. М-11„"Энергия",,1964, с. 63-73, табл. 2-2-5.

2. Неслуховский К, С. цифровые дифференциальные анализаторы. М., "Маши« ностроение, 1968, с. 84; рис. 15, 3. Авторское свидетельство СССР по заявке ¹ 2895320/18-24, кл. Q 06 F 7/64, 18.03.80 (прототип). (54) (57) 1. ИНТЕГРО-ДИФФЕРЕН.ЦИАЛЬНЫЙ ВЪ|ЧИСПИТЕЛЪ, содержащий регистр результата, два регистра коэффшиента и четыре регистра промежуточных результатов, два сумматора, три блока .формирования дополнительного кода, блок знака, блок синхронизации, четыре триггера, три коммутатора и десять элементов И, причем вход знака первой входной величины вычислителя соединен с первым входом блока знака, первый выход которого соединен с вых одом знака результата вычислителя, выход первого сумматора соединен с входом регистра результата и вторым входом блока знака, второй третий и четвер-! тый выходы которого; соецинены с управляющими входами первого, второго и третьего блоков формирования дополнительного кода соответственно, первый выход блока синхронизации соединен с третьим входом блока знака, второй выход - с К -входами первого, второго, Ъ третьего и четвертого триггеров, третий выход — с 5 -входом первого тригге ра, четвертый выход — с первыми входами первого и второго лементов И и пятый .выход - с входами синхронизации регистра результата, первого и второго регистра коэффициента и первого, второго, третьего и четвертого регистров промежуточных результатов, выход регистра результата соединен с первым входом третьего, элемента И, второй вход которого соединен с инверсным выхоцом первого триггера, прямой выход которого подключен к управляющим входам первого, второго и третьего коммутаторов, выход первого блока формирования дополнительного кода соединен с выходом абсолютного значения результата вычислителя и с первым информационным входом первого коммутатора, выход которого подключен к входу IIepso го регистра промежуточного .результата, выходы первого и второго регистров коэффициентов соединены со своиМи входами. и с первыми входами четвертого и пятого элементов И соответственно, прямые вьж ходы второго и третьего триггеров соединены с вторыми входами четвертого и пятого элементов И соответственно, 5 входы второго и третьего триггеров соединены с выходами первого и второго элементов И соответственно, первый вход первого сумматора подключен к выходу второго сумматора, первый и второй входы которого соединены с выходами второго и третьего блоков формирования дополните!и ного кода, информациош ые входы которых подключены к выходам четвертого и пятого элементов И соответственно, выход второго регистра промежуточного результата соединен с первым информационным входом второго коммутатора, выход которого соединен с входом третьего регистра промежуточного результата, вход первой входной величины вычислителя соединен с первым информационным входом третьего коммутатора, выход которого соединен с.входом четвертого регистра промежуточного результата, о т л и ч а ю ш и и с я тем, что, с целью повышения быстродействия и расширения функциональных возможностей путем вычисления нелинейных интегро-диффереицийльны>с преобразований, в него введены третий регистр коэффициента, пятый и шестой регистры промежуточных результатов, третий и четвертый сумматоры, четвертый блок формирования дополнительного кода, пятый триггер, чеъ вертый и пятый коммутаторы и элемент

НЕ, причем вход элемента HE соединен с вторым выходом блока синхронизации, а выход - с третьим входом третьего элемента И и с и ррвьпм входом шестого элемента И, второй вход асоторого подклю". чен к инверсному выходу первого триггера, вход знака второй входной вели пщы вычислителя соединен с четвертыч входом блока знака, пятый выход которого соединен с управляющим входом четвертого блока формирования дополнительного кода, второй вход первого сумматора соединен с выходом третьего сумматора, первый и второй входы которого соединены с выхо дами третьего элемента И и.четвертого блока формирования дополнительного кода, информационный вход которого подключен к выходу седьмого элемента И, выход третьего регистра коэффициента соединен со своим входом и с первым входом седь мого элемента И, второй вход которого подключен к прямому выходу четвертого . триггера, выход регистра результата соединен с информационным входом первого блока формирования дополнительного кода, выход первого регистра промежуточного результата соединен с вторым информационным входом первого коммутатора, выход которого подключен к первому

sxo восьмого элемента И, второй вход

823 и выход которого соединены с четверым выходом блока синхронизации и c & -вхо дом четвертого триггера соответственно, прямой выход первого триггера соединен с управляющими входами четвертого и пятого коммутаторов, выход второго регистра промежуточного результата соединен с первым информационным входом четвертого комм утатора, выход которого соединен с вторым входом первого элемента И и с входом второго регистра проме>куточного результата, выход треть. его регистра проме>куточного результата соединен с вторым информационным входом второго коммутатора, выход которого соединен с вторым входом второго элемента И, выход четвертого регистра промежуточного результата соединен с вторым информационным входом третьего коммутатора, выход которого соединен с первым входом девятого элемента И, второй вход которого подключен к прямому выходу пятого триггера, а выход - к первому входу четвертого сумматора, выход пятого регистра проме>куточного результата соединен с.вторым информационным входом чатвертого коммутатора и с третьим входом шестого элемента И, выход которого соединен с вторим входом четвертого сумматора, выход .которого подключен к входу пятого регистра промежуточного результата, вход второй входной величины вычислителя соединен с первым информационным входом и moro коммутатора, выход которого соединен с первым входом девятого элемента И и с входом шестого регисъра промежуточного результата, выход которого подключен к второму информационному входу пятого коммутатора, Й и

5 - входы пятого триггера соединены соответственно с вторым выходом блока синхронизации и с выходом десятого эле мента И, второй вход которого подключен к четвертому выходу блока синхронизации, пятый выход которого соединен с вхо дами синхронизации третьего регистра коэффициента, пятого и шестого регистр ров промежуточного результата.

10208

Изобретение относится к автоматике и вычислительной технике и может быть использовано для моделирования и управления динамическими объектами в различных отраслях промышленности.

Известны аналоговые интегро-дифферен циальные устройства, содержащие аналоговые интеграторы, сумматоры и масштабные блоки для задания коэффициентов передачи (lj 1О

Недостатком аналоговых интегро-дифференциальных устройств является низкая точность вычислений выходных сигналов в случае достаточно больших значений постоянных времени, хараКтерных для 15 м ногих технологических процессов.

Известны цифровые интегро-дифференциальные устройства типа цифровых дифференциальиьи анализаторов, которые содержат ряд цифровьи интеграторов, 2о коммутйруемых между собой согласно заданному интегро-дифференциальному преюбра евгаао::(2)

::. Однако шкегро-дифферейциальные ус ройства характеризуются низким быстро- 25 действием и сложностью реализации.

Наиболее близким по технической суп ности к предлагаемому является интегро дифференциальный вычислитель, содержащий семь регистров, два сумматора, три блОка формирования ДОНОлнительнОГО кОда, блок знака, блОк синхронизации, . четыре триггера, двенадцать элементов И, четыре элемента ИЛИ и элемент задержки, с соответствующими связями(33.

Однако вычислитель обладает низким

35 быстродействием и ограниченными функциональными воэможйостями.

Мель изобретения — повышение быстродействия и расширение функциональных воэможностей путем вычисления нелинейных

А0 иитегро-цифференциальныхпреобразований.

Поставленная. пель достигается тем, что в интегро-дифференциальный вычис литель, содержащий регистр результата, два регистра коэффициента и четыре ре45 гистра промежуточных результатов, два сумматора, три блока формирования до.Полнительного кода, блок знака, блок синхронизации, четыре триггера,: три коммутатора и десять элементов И, причем вход знака первой входной величины вычислителя соединен с первым входом блока знака, первый вьиод которого соединен с выходом знака результата вычислителя, вьиод первого сумматора соединен с входом регистра результата и вторим входом блока знака, второй, третий и четвертый выходы которого

1 23 2 соединены с управляющими входами первого, второго и третьего блоков форми-роваяп:я допо лнительного. кода соответственно, первый выход блока синхронизации соединен с третьим входом блока знака, второй выход — с R -входами первого, второго, третьего и четвертого триггеров, третий вьИод - с 5 -входом первого триггера, четвертый выход - с первыми входами первого и второго элементов И и пятый выход - с входами

-синхронизации регистра результата, пер вого и второго регистров коэффициента и первого, второго, третьего и четверто го регистров промежуточных результатов, выход регистра результата соединен с первым входом третьего элемента И, второй вход которого соединен с инверсным выходом первого триггера, прямой выход которого подключен к управляющим входам и ервого, второго и тротьего комму татор0в, выход первого блока формирования дополнительного кода соединен с выходом абсолютного значения результата вычислителя и с первым информационным axottloM первого коммутатора, выход которого подключен к входу первого регистра промежуточного результата, выходы первого и второго регистров коэффициентов сое дннены со своими входами и с первыми входами четвертого и пятого элементов И соответственно, прямые выходы второго и третьего триггеров соединены с вторыми входами четвертого и пятого элементов И соответстэенно, 5 -входы второго и третьего триггеров соединены с выходами первого и второго элементов соответственно, первый вход первого сумматора подключен к выходу второго сумматора, первый и второй входы кото рого соединены с выходами-второго. и третьего блоков формирования дополнительного кода, информационные входы которых подключены к выходам четвертого и пятого элементов И соответственно, выход второго регистра промежуточного результата соединен с первым информационным входом второго коммутатора, выход которого соединен с входом третьего регистра промежуточного результата, вход первой входной величины вьяислите» ля соединен с первым информационным входом третьего коммутатора, выход которого соединен с входом четвертого регистра промещточного результата, введены третий регистр коэффициента, пятый и шестой регистры промежуточньи результатов, третий и четвертый суммато ры, четвертый блок формирования допол)( (1020823 " i кительного кода, пятый триггер, четвер- третьим входом шестого элемента И, вытый и пятый коммутаторы: и элемент НЕ, ход которого соединен с вторым входом причем вход элемента HE соединен с вто- четвертого сумматора, выход которого рым выходом блока синхронизации, а вы- подключен к входу пятого регистра проход - с третьим входом третьего элемен- межуточного результата, вход. второй входной та И и с первым входом шестого элемен- величины вычислителя соединен с первым та И, второй вход которого подключен к информационным входом пятого коммута,". инверсному выходу первого триггера, тора, выход которого соединен с первым вход знака второй входной величины вью- входом десятого элемента И и с входом числителя соединен с четвертым входом 1О шестого регистра промежуточного резульблока знака, пятый выход которого соеди тата, выход которого подключен к втонен с управляющим входом четвертого Рому информационному входу пятого комму ; блока формированиЯ дополнительного ко татора, R и 5 - входы пятого р да, второй вход первого сумматора сое- соединены соответственно с вторым выходинен с выходом третьего сумматора J дом блока синхронизации и с выходом депервый и второй входы которого соедине. сятого элемента И, второй вход которого ны с выходами третьего элемента И и . подключен к четвертому выходу блока четвертого блока формирования дополни синхронизации,. пятый выход которого тельного кода, информм ионный вход кото- соединен с входами синхронизации третьрого подключен к выходу седьмого эле- 0 его регистра коэффициента, пятого и шесмента И, выход третьего регистра коэф того регистров промежуточного результата. фициента соединен со своим входом и с На фиг. 1 изображена структурная первым входом седьмого элемента И, схема интегро-дифференциального вычисвторой вход которого подключен к прямо- лителя; на фиг. 2 - структурные схемы му выходу четвертого триггера, выход у5 блока знака и блока синхронизации. регистра результата соединен с информа- Интегро-,дифференциальный вычисли» ционным входом первого блока формирова- тель (фиг. 1) содержит регистр 1 рения дополнительного кода, выход первого зультата, первый регистр 2 промежурегистра промежуточного результата сое- точного результата, первый и второй динен с вторым информационным входом, регистры 3 и. 4 коэффициентов соответпервого коммутатора, выход которого под- отвеяно, второй, третий и четвертый ключен к первому входу восьмого элемен- регистры 5-7 промежуточных результата И, второй вход и выход которого сое- тов соответственно, третий регистр 8 динены с четвертым выходом блока сикх коэффициента, пятый и шестой регистры ронизации и с S -входом четвертого 9 и 10 промежуточных результатов, триггера соответственно, прямой выход 5 первый - четвертый сумматоры 11-14

35 первого триггера соединен с управляющими соответственно, первый - четвертый входами четвертого и пятого коммутато- блоки 15-18 формирования дополнительров, выход второго регистра промежуточ- ного кода соответственно, блок 19 знаного результата соединен с первым инфор- ка, блок 2О синхронизации, первый - пямационным входом четвертого коммутато- тый RS -триггеры 21-25 соответствен40 ра, выход которого соддинен с. вторым но, первый — пятый коммутаторы 26-30 входом первого элемента И и с входом соответственно, первый -. десятый элевторого регистра промежуточного результа- менты И 31-40 соответственно, элета, выход третьего регистра промежуточ- мент НЕ 41, входы 42 ввода знака перного результата соединен с вторым ин- 45 вой входной величины, вход 43 из ввода формационным входом второго коммутато- первой входной величины, вход 44 ввода ра, выход которого соединен с вторым знака второй входной величины, вход 45 входом второго элемента И, выход четвер ввода второй входной величины, выход 46 того регистра промежуточного Результата знака резульФата, выход 47 абсолютного соединен с вторым информационным входом значения результата, входы 48-53 натретьего коммутатора, выход которого чальной установки. соединен с первым входом девятого эле- Бпок 19 знака (фиг. 2) содержит мента И,: второй вход которого подключен два регистра 54 и 55, R5 -триггер 56, к прямому выходу пятого триггера, а вы- четыре элемента ИСКЛЮЧАЮШЕЕ ИЛИ хоп-к первому входу четвертого сумматора; Л 57-60, элемент И 61, две шины 62 и вьиод пятого регистра промежуточного 63 ввода данных, три входные шины 42, результата соединен с вторым информациой* 44 и 64, четыре выходные шины 46, ным входом четвертого коммутатора и с 65, 66 и 67.

Х02СФйФ- :- - - Блок 20 синхронизации (фиг. 2) со- Интегро-дифференциальный вычислитель держит генератор 68 тактовых сигналов, выполняет интегро-дифференциальное пре.,делитель 69 частоты, элемент 70 задерж образование. первого порядка над величики, делитель 71 частоты и выходные ной ((Ц, которая является произведешь шины 72 75, которые являются соотвеч 5 ем двух входных величин Х» (<) и Х (Ц. ственно вторим, третьим, четвертым и Настройка на вид интегро-дифференциальпятым выходами. Ьтока -20 синхрониза- ного преобразования осуществляется за-. ции. данием постоянных коэффициентов. А,В,С

Интеграл-,дифференциальный вычислитель R начальных условий K» q в У»» и Y„ ° в катдом цикле вычислений реализует»о Предварительный расчет постоянных рекуррентное соотношение коэффициентов А,.В, С для часто реали . зуемых видов интегро-дифференциальных

Х„= А7,»»a BY„» < СУ; преобразований- выполняют по формулам, =к,x

t циент усиления, Т, Т», T2 — постоянные . где Х и Х - значения пер и и вт вРемени, и — шаг последовательного щщчин преобразования величины»(; в выходную дом» м е вы- 2О Интегро-дифференциальный ввыычисли ми, для которых соотношение (1} приД5 („ (; И1 „- значения произведения входных величин на L» =Х 2 й7» <»+8Y> <»+GY>,j g)

j, » -1 и» -2 циклах вычислений соответствен. но»

Д,Ц.,С - постоянные коэффициен0

ТЫе

° Передаточная функция

Коэффициенти в рекуррентной формуле

Ъ; =42,„+BY„. „»С ;, w(r»v(v}

ТР

77+ f - Цт

1020823

Продолжение таблицы

Коэффициенты в рекуррентной формуле „= А „„eV„, СУ;», Передаточная функция ф(Щ с

Е(Р)

v(p) Т Р+ /

К

Т Р 1

7 Р /

Ж—

p Р+ f рт, -

-к —

27у

МФ ° где 3 ° - двоичная переменная 1

j,1разряда величины Z, „

"Yje j-2

- paowaaae переменньre 3 25 разрядов величин Y „ и („ соответственно;

Ч - двоичная переменная 1 разряда величины Х 2 <

Количество разрядов представлеМя . З0 величин составляет и -1 разряд, и -й разряд — знаковый.

Интегро-дифференциальный вычислитель

Работает следующим образом.

Регистры 1,2,5,6,9 и 10 содержат и -1 разряд,. а регистры 3, 4, 7, 8 - 35

П разрядов. В регистры 3, 4 и 8 записывают по шинам 49, 50 и 52 двоичный код абсолютного значения коэффициентов

В, С и А соответственно.

Знаки коэффициентов А, B и С запи»

40 сывают по шине 63 в статический трехразрядный регистр 55 блока 19 знака.

Последовательные двоичные коды абсолют» ного значения величию "q„ и Хо„поступают, начиная с младших разрядов, на вход45 ные шины 43 и 45 соответственно. Сигна-. лы знаков величин Х«и Х у подаются по входным шинам 42 и 44 соответственно в блок. 19 знака. Начальные условия Z j, Y j z u Y „ j вводятся в ре50, гистры 1, 5 и 9 по шинам 48, 51 и 53 соответственно, а знаки начальных условий - в триггер 56 и. трехраэрядный регистр 54 сдвига блока 19 знака. Ввод коэффициентов начальных условий осу 55 ществляется от устройств автоматическо-. го ввода информации либо от цифровой вычислительной машины.

Генератор 68 тактовых сигналов блбка 20.синхронизации (фиг. 2) вырабатывает последовательность тактовых импульсов частоты /, которая поступает на входы синхронизации регистров 1-10 сдвига, а также делится делителем 69 частоты в раз и затем зедерживается элементом 70 задержки на один период тактовой частоты.

Последовательность импульсов частоты М на выходе делителя 69 частоты (второй выход блока 20 синхронизации задает Р) гакты работы устройства, а последовательность импульсов на выходе элемента 70 задержки (четвертый выход блока синхронизации 20) синхронизирует первые такты работы устройства с периодом n I f

Последовательность импульсов с выхода элемента 70 задержки делится де« лителем 71 в П -1 раэ, на выходе .которого (третий. выход блока 20 синхронизации) формируется последовательность импульсов частоты / П (И-l), период следования которой определяет время вычисления на одном шаге. В исходном состоянии триггеры 21-25 находятся в нулевом состоянии.

Цикл вычислений начинается с момента установки триггера 21 в единичное состояние импульсом третьего выхода блока синхрониаацки 20. Сигнал прямого выхода триггера 21 переключает коммутаторы 26-30, а сигнал инверсного выхо да триггера 21 блокирует элементы И 33 и 36. Ч иггер 21 находится в единичном состоянии в течение Vi --1 тактов и сбра сывается в и -ом такте сигналом второго

9 Ю20823 10 выхода блока 20 синхронизации . После-, доватепьный двоичный код начального усповия, „ „сдвигается, начиная с младшего разряда, с выхода регистра 1 через блок 15 формирования допопнитепьного кода и коммутатор 26 в регистр 2 . и на первый вход элемента И 38, который срабатывает. в случае единичного кода младшего разряда по сигналу четвертого выхода блока 20 синхронизации.

Блок 15 формирования допсинитепьного кода управляется сигналом второго выхода блока 19 анака так, что прямой код пропускается беэ изменения, допопнитепьный код регистра 1 преобразуется в прямой код. Таким образом, в регистр 2 . записывается двоичный код абсолютной вепичины начального условия Z ) . B это время поспедоватепьный. двоичный код начального условия Y сдвигается, начиная с младшего разряда, с выхода регистра 5 через коммутатор 27 в регистр 6 и на второй вход элемента И 32, который срабатывает в случае единичного кода младшего разряда по сигналу четвертого выхода блока 20 синхронизации. Одновременно с этим последовательный двоичный код начального условия сдвигается, начиная с младшего разряда, с выхода регистра 9 через коммутатор 29 в регистр 5 и на. второй вход элемента И 31, который срабатывает в случае единичного кода младшего разряда по сигналу четвертого выходаблока 20 синхронизации.

B первые ll -1 тактов осушествпяется" ввод, начиная с младших разрядов, последоватепьных двоичных кодов входных величин Х, и Х j. которые, поступая . по входным шинам 43 и 45 соответственно, сдвигаются через коммутаторы

28 и 30 в регистры 7 и 10 соответст-венно. В случае единичного кода мпад:шего разряда вепичины Х 2„ по сигналу четвертого выхода бпока 20 синхронизации срабатывает элемент И 40, выходной сигнал которого устанавливает триггер

25 в единичное .состояние. Срабатывание элементов И 31, 32 и 38 приводит к установке в единичное состояние тригге ров 22-24 соответственно. Сигналы пря.мых .выходов триггеров 22-25 открывают элементы И 34, 35, 37 и 39 соответственно. Спустя tl -1 такт триггеры

22- 25 сбрасываются в нулевое состояние сигналом второго выхода блока 20. синхронизации. Поспедоватепьные двоичные коды коэффициентов В, С и А сдви гаются, начиная с мпадщих разрядов, с выходов регистров 3, 4 и 8 соответственно через элементы И 34, 35 и 37 соответственно через блоки формирования допопнитепьного кода 16-18 ссх.т

5 ветственно на первый, второй входы сумматора 12 и второй вход сумматора 13 соответственно.

Бпоки формирования 16-18 допсанительного кода управляются сигналами

1Р знаков произведений B.Y;., С 1 „ и

А2 »„, которые действуют на третьем, четвертом и пятом выходах блока 19 знака.

В зависимости от попожитепьных ипи

15 отрицательных знаков бпоки 1 -18 формирования допо пнитепьного .кода формируют прямой ипи,дон опнитепьный код.

Сигналы знаков формируются блоком 19 знака спедуюшим образом. По шинам 42 Р и 44 поступают двоичные сигналы знаков входных вепичин X и Хд;, которые эпе ментом ИСКЛЮЧАЮШЕЕ ИЛИ 57 блока

19 знака (фиг. 2) преобразуются в сигнал знака произведения („ Х „° Х,, сдвигае

25 мый по выходному сигналу делителя 71 частоты бпока 20 синхронизации в первый разряд регистра 54 сдвига, во вто рой и третий разряды которого сдвигают ся иэ первого и второго разрядов соотьЗр ветственно знаки начальных условий, (и у соответственно. Знак произ; ведения А „ формируется элементом

ИСКНЮЧАЮШЕЕ ИЛИ 58 по сигналам прямого выхода триггера 56, в котором

35 хранится + величины 1 — 4 ° и первого разряда регистра 55, в котором хранится знак коэффициента А. Знак произведения Ь 1„ формируется элемен том ИСКЛЮЧАЮКЕЕ ИЛИ 59 по сигна4р пам выхода разряда регистра 54, в котором хранится знак величины Y 4 и выхода второго разряда регистра 55, в котором хранится знак коэффициента В.

Знак произведения С Y- формируется

4 элементом ИСКЛЮЧАЮШЕЕ ИЛИ 60 по сигналам выхода третьего разряда регистра 54, в котором содержится знак

Величины Y 1 ° и выхода . третьего раз ряда регистра 55, в котором хранится знак коэффициента С.

Последовательные двоичные суммато ры 11-13 формируют последовательный код алгебраической суммы произведений коэффициентов А, В и С на двоичные переменные младших разрядов вепичин

Е -, Y „ и Y g соответственно.

Двоичный код суммы с выхода суммато . ра 11 сдвигается, начиная с младшего разряда, в регистр 1.

1020823

50

Одновременно с этим с выхода сумматора 14 >:двигается, начиная с млад .хго разряда, в регистр 9 последователыпяй двоичный код произведения величины Х g „ на младший разряд величины 1 >„(который поступает с выхода коммутатора 28 через элемент И 39 на первый вход сумматора 14).

Поскольку регистры 1, 2, 5, 6, 9 и 10 содержат rl -1 разряд, а регистры

3, 4, 7 и 8 11 разрядов, то спустя 1> тактов двоп>псе коды в регистрах 1, 2>

5, 6, 9 и 10 сдвинутся на один разряд по отношению к,двоичным кодам в регистрах 3, 4, 7 и 8, а также по отношению к сигналам четвертого выхода блока

20 синхронизации.

Поэтому в 11 +1-ом также на выходах элементов И 31 32, 38 и 40 произойдет совпадение сигналов в случае единичных кодов во вторых разрядах величин 1, (.: 2,7,„ 1, Хд„, сдви гаемых с выходов регистров 5, 6, 2 и 1 соответственно. Так как триггер 21 в это время находится в нулевом состоянии то коммутаторы 26-30 подключатот выходы регистров 2, 6, 7> 5 и 10 соответственно к их входам соответственно, а с элементов И 33 и 36 снимается блокировка от триггера 21. В этом случае сумматор 13 формирует последовательный двоичный код суммы содержимого регистра 1, сдвигаемого через элемент

И 33, и произведения коэффициента А, сдвигаемого с вьжода регистра 8, на второй разряд величины Е, который с выхода регистра 2 через коммутатор26 и элемент И 38 фиксируется в триггере

24, Сумматор 12 форьирует последова- тельный двоичный код алгебраической суммы произведений коэффициентов В и С, сдвигаемых с выходов регистров 3 и 4 соответственно, на вторые разряды величин Y 1 -. и > „ Z cоoоoт в еeтTсcтTв еeнHнHо©, которые фиксируются в триггерах 22 и 23 соответственно. Сумматор l l суммирует выходные сигналы сумматоров 12 и 13, а результирующая сумма сдвигается в регистр 1.

B это время сумматор 14 суммирует содержимое регистра 9, которое сдвигаеь ся через элемент И 36, с произведением величии. Х >,, сдвигаемой с выхода регистра 7 через коммутатор 28 и элемент И 39, на второй разряд величины

Х „, который с выхода регистра 10 через коммутатор 30 и элемент И 40 поступает в триггер 25.

Сигналы суммы с выхода сумматора

14 сдвигаются в регистр 9. В каждом и -ом такте сигнал второго выхода блока 20 синхронизации через инвертор 41 блокирует элементы И ЗЗ и 36, оттирая этим младшие разряды накапливаемой суммы в регистрах 1 и 9 соответс твенно, 10

Б дальнейшем устройство функционирует аналогичным образом и через й(п-1) тактов в регистре 1 формируется и -1 старших разрядов выходной величины в прямом или дополнительном коде, а в регистре 9 формируется и -1 старших

15 разрядов произведения 1 „ = Х 1 ° X

Если в регистре 1 сформировался дополнительный код, то последтптй знаковый разряд с выхода сумматора 11 поступает через элемент И 61 в триггер 56

20 блока 19 знака

Один цикл работы интегро-дифференциального вычислителя или один шаг

0 вычислений заканчивается, Последующие шаги вычислений согласно соотношению (2) выполняются интегро-дифференциальным вь>числителем аналогичным образом.

Знак выходной величины Z < формируется на прямом выходе триггера 56

З0. блока 19 знака и выходной шине 46.

Последовательный двоичный код абсолютного значения величины 7,„ сдвигается с выхода регистра 1 через блок 15 формирования дополнительного кода на выход

35 ную шину 47.

Технико-экономические .преимушества предлагаемого интегро-дифференциального вычислителя заключаются в повышении быстродействия и в расширении функцио40 нальных воэможностей, По сравнению с прототипом, в котором один шаг вычислений выполняется за

2 Vi (!l--l) тактов, быстродействие .предлагаемого интегро-дифференциального

45 вычислителя вдвое выше, так как у него один шаг вычислений занимает только

l1 (11 -1) тактов.

Функциональные возможности интегродифференциального вычислителя позволяют кроме линейных интегро-дифференци;альных преобразований первого порядка выполнять также нелинейные интегродифференциальные преобразования, например интегро-дифференциальные преобразования первого порядка с переменным коэффициентом усиления> значение которого изменяется в зависимости от одного из входных сигналов иитегро-дифферен102082;3 циального вычислителя, Последовательное соединение ряда однотипных интегро-диф-. ференциальных вычислителей, и ри котором выходные шины одного вычислителя подключаются к входным шинам другого вычислителя, позволяет реализовать сложные нелинейные интегро-дифференциальные преобразования высокого порядка, например, с переменными коэффициентами усиления.

1020823

Руъ.2

Составитель А. Чеканов

Редактор С. Юско Техред Т.фанта Корректор А.,йзятко

Заказ 3898/41 Тираж 706 Поднисное

ВНИИПИ Государственного комитета СССР но делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб„д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 1