Устройство для выполнения обратного преобразования хаара

 

УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ОБРАТНОГО ПРЕОБРАЗОВАНИЯ ХААРА, содержащее элемент задержки сумматорвычитатель , первьш вход которого является информационным входом устройства , первую и вторую группы элементов задержки, группу регистров сдвига , причем информационный выход i-ro (i 1, 2 -1) регистра сдвига группы соединен с информационным входом (i+1)-ro регистра сдвига группы, информационный выход ()-го регистра сдвига группы является информационным выходом устройства, первый выход блока синхронизации соединен с тактойыми входами регистров сдвига группы,, отличающееся тем, что, с целью упрощения устройства, оно , содержит первый, второй, третий и четвертый коммутаторы, причем:выход элемента задержки подключен к первому информационному входу первого коммутатора , информационный выход которого соединен с вторым входом сумматора - вычитателя, выход суммы которого соединен с информационным входом второго коммутатора, i-й (, 2 информа1шонный выход которого соединен с входом i-ro элемента задержки первой группы, выход которого подключен к 2i-My информационному входу первого коммутатора,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3 ä) G 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕ ГЕЛЬС1 ВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3585116/18-24 (22) 26.04.83 (46) 23.07.84. Бюл. Я 27 (72) А.В. Мелкумян (71} Вычислительный центр АН Армянской CCP и Ереванского государственного университета (53) 681.32(088.8) (56) 1. Авторское свидетельство СССР

В 681430, кл. С 06 F 15/332, 1976.

2. Патент США 9 3981443, кл. С 06 F 15/332, опублик. 1976 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ

ОБРАТНОГО ПРЕОБРАЗОВАНИЯ ХААРА, содержащее элемент задержки сумматорвычитатель, первый вход которого является информационным входом устройства, первую и вторую группы элементов задержки, группу регистров сдвига, причем информационный выход i-ro (i = 1, 2" -1) регистра сдвига группы соединен с информационным входом (i+1)-ro регистра сдвига группы, информационный выход (2 "+2)-ro регистра сдвига группы является информационным выходом устройства, первый вьмод блока синхронизации соединен с тактовыми входами регистров сдвига группы,, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит первый, второй. третий и четвертый коммутаторы, причем .выход элемента задержки подключен к перво..SU„„1104528 А му информационному входу первого коммутатора, информационный выход которого соединен с вторым входом сумматора — вычитателя, выход суммы которого соединен с информационным входом второго коммутатора, i-й (i = 1, 2" ) информационный выход которого соединен с входом i-го элемента задержки первой группы, выход которого подклю" чен к 2i-му информационному входу первого коммутатора, (2i+1)-й (i

1,2"+" +1) информационный вход которого соединен с выходом i-ro элемента задержки второй группы, вход которого подключен к i-му информационному вьмоду третьего коммутатора, информа- I ционный вход которого соединен с выходом разности сумматора-вычитателя, первый вход которого соединен с входом элемента задержки, (2" +1)-й информационный выход второго коммутатора.и (2" +2)-й информационный выход третьего коммутатора подключены соответственно к первому и второму информационным входам четвертого коммутатора, i-й (i = 1, 2" " +1) информационный выход которого подключен к информационному входу i-го регистра сдвига группы, второй и третий Ю выходы блока синхронизации соединены ? с управляющими входами соответственно первого и четвертого коммутаторов, четвертый выход блока синхронизации подключен к управляющим входам вто- фр» рого и третьего коммутаторов.

1104528

Изобретение относится к вычислительной технике и радиотехнике и может быть использовано в цифровых системах связи для построения устройств цифровой фильтрации, сжатия изображений и выделения признаков, основанных на алгоритме быстрого преобразования Хаара.

Известно устройство для вычисления коэффициентов преобразования Ха- 10 ара 1 ).

Однако оно отличается сложностью и громоздкостью и не позволяет осуществлять обратное преобразование

Хаара т.е. произвести обратный пере- 1 ход от коэффициентов Хаара к отсчетам цифрового сигнала, что важно при применении в системах сжатия и фильтрации, работающих в реальном масштабе времени, . О .Наиболее близким техническим решением к изобретению является устройство, содержащее соединенные последовательно арифметические блоки, каждый из которых имеет суммирующий и вычи- д тающий выходы и двоичный сдвиговой регистр для деления входных данных . на два, две группы регистров сдвига— группу последовательно-параллельных и группу параллельно-последователь- 30 ных регистров сдвига, переключатели и блок синхронизации, причем один из двух входов каждого арифметического блока подключен к одному из выходов группы параллельно-последовательных регистров сдвига, второй вход

15 каждого арифметического блока, кроме первого, один из упомянутых пере" ключателей подключает выборочно к суммирующему или вычитающему выходу предыдущего арифметического блока, а второй вход первого арифметического блока подключен к последнему выходу группы параллельно-последовательных регистров сдвига, Устройство осуществляет переход от коэффициентов преобразования Ха1 ара к отсчетам дискретного сигнала.

Для выполнения обратного преобразования Хаара порядка N = 2 содержит и п арифметических блоков и 2N регистров

50 сдвига $2), Недостатки известного устройства— сложность и аппаратурная громоздкость.

Цель изобретения - упрощение уст- 55 ройства путем сокращения числа используемых арифметических блоков и регистров сдвига.

Указанная цель достигается тем, что устройство для выполнения обратного ортогонального преобразования

Хаара, содержащее элемент задержки, сумматор — вычитатель, первый вход которого является информационным входом устройства, первую и вторую груп ы элементов задержки, группу регист— ров сдвига, причем информационный выход i ro (i = 1 2 " -1) регистра сдвига группы соединен с информационным в:,одом, (i+1)-ro регистра сдвига груп-, пы, информационный выход (2" " +1)-го регистра сдвига группы является информационным вЫходом устройства, первый выход блока синхронизации соединен с тактовыми входами регистров сдвига группы, содержит первый, второй, третий и четвертый коммутаторы, причем выход элемента задержки подключен к первому информационному входу первого коммутатора, информационный выход которого соединен с вторым входом сумматора вычитателя, выход суммы которого соединен с информационным входом второго коммутатора, i-й (i = 1,2 " 2) информационный выход которого соединен с входом i-ro элемента задержки первой группы, выход которого подключен к 2i-му информационному входу первого коммутатора, (2i+1)-й (i = 1,2" +1) информационный вход которого соединен с выходом

i-ro элемента задержки второй группы, вход которого подключен к i-му информационному выходу третьего коммутатора, информационный вход которого соединен с выходом разнести сумматора — ьычитателя, первый вход которого соединен с входом элемента задержки, (2" +1)-й информационный выход второго коммутатора и (2" +2)-й информационный выход третьего коммутатора подключен соответственно к первому и второму информационным входам четвертого коммутатора, i-й (i 1,2""" +1) информационный выход которого подключен к информационному входу i-ro регистра сдвига группы, второй и третий выходы блока синхронизации соединены с управляющими входами соответственно первого и четвертого коммутаторов, четвертый выход блока синхронизации подключен к управляющим входам второго и третьего коммутаторов.

На фиг. 1 представлена схема устройства для N = 2 = 16; на фиг. 2

Переключатель 14„ с поступлением на синхронизирующий вход 10 тактовой 55 частоты от блока синхронизации последовательно подключает к своему выходу поочередно каждый из шестнадцати инз 1 104 граф последовательности вычисления обратного преобразования Хаара для . N = 16; на фиг. 3 и 4 — временные диаграммы работы и функциональные схемы коммутаторов соответственно.

Устройство (фиг. 1) содержит информационный вход 1, сумматор — вычитатель 2, имеющий два входа 3„ и

3 и два выхода суммы 4„ и разности

4, коммутаторы 5,-5, элемент задержки 6„, группы элементов задержки б -6, 6 -6„ и группу 7 регистров сдвига 7, информационный выход 8, блок 9 синхронизации, имеющий четыре выхода 10-13, которые подключены к одноименным управляющим входам коммутаторов 5 -5 и группу 7 регистров сдвига.

Каждый элемент задержки в устройстве содержит один регистр сдвига, запоминающий поступившее число до прихода следующего. Для задержки многоразрядных чисел необходимо соединять параллельно несколько регистров сдвига. 25

Группа 7 регистров сдвига содержит девять регистров сдвига, включенных последовательно. На синхронизирующий вход регистров сдвига поступает тактовая частота с одноименного выхода блока синхронизации.

Информационные входы коммутаторов 5„, выходы коммутаторов 5 -5 на фиг. 1 пронумерованы сверху вйиз.

На фиг. 2 рядом с каждой базовой операцией двухточечного обратного преобразования указан номер такта, во время которого она выполняется.

На фиг. 3 цифрами 1-16 на осях обозначены отсчеты входной выборки коэффициентов Хаара. На первой, второй, третьей и четвертой диаграммах приведены диаграммы работы соответственно первого, второго, третьего и четвертого коммутаторов. Номера информационных входов коммутатора

5„ и выходов коммутаторов 5 -5 показаны на фиг. 3 вертикальнйми рядами цифр 1-10; 1-5; 1-,6 и 1-9 соответственно,.

На фиг. 4 приведены i схемы -коммутаторов 5 -5, реализованных на переключателях 14„-14

528 4 формационных входов. Первые девять информационных входов переключателя t4 (фиг. 4) подключены к одноименным

1 информационным входам коммутатора 5

1 .Информационные входы переключателя

14 с десятого по четырнадцатый подключены к информационным входам комму- татора 5 с второго по шестой, а пятнадцатый информационный вход переключателя 14 подключен к информационно1 му входу с номером десять коммутатора 5„.

Переключатели 14 и 14 с поступлением на синхронизирующие входы 11 тактовой частоты от блока синхрониза ции последовательно подключают свой информационный вход поочередно к каждому из восьми выходов. Первые четыре информационных выхода переключателя 14 подключены к одноименным инz формационным выходам коммутатора 5

Пятый, шестой и седьмой выходы переключателя 14 подключены к первому, второму и третьему выходам коммутатора 5 соответственно. Восьмой выход переключателя 14. подключен к пятому выходу коммутатора 5

Первые четыре выхода переключателя

14 подключены к одноименным выходам коммутатора 5 . Пятый и шестой выхо3 ды переключателя 14 подключены соотг ветственно к первому и второму выходам коммутатора 5, а седьмой и восьмой выходы переключателя 14 — к пя3 тому и шестому выходам коммутатора 5®.

Коммутатор 5 является сдвоенным коммутатором, состоящим из переключателей 14 и 14, идентичных переключателям 14 и 14 . Выходы переключателя 14 с йервого по восьмой под4 ключены к выходам коммутатора 5 с теми же номерами, а выходы переключателя 14> с первого по восьмой подключены к выходам коммутатора 5 с второго по девятый.

Блок 9 синхронизации на свои выходы подает тактовую частоту, синхрони. зирующую работу коммутаторов 5„-5 и регистров сдвига группы 7.

Рассмотрим работу устройства на примере устройства выполнения обратного ортогонального преобразования

Хаара порядка N = 16 (фиг. 1). С час тотой тактовых импульсов на вход уст- ройства поступают коэффициенты Хаара.

На первый такт первый коэффициент Хаapa h поступает на вход элемента задержки б„ и запоминается в нем. На второй такт коммутатор 5, подключает

5 110452

1 на вход сумматора — вычитателя свой первый информационный вход, а коммутаторы 5 и 5 подключают к своим первым выходам выходы 4., и 4 сумматора — вычнтателя 2. На этот такт на вход устройства поступает второй ко" эффициент Хаара, и сумматор — вычитатель вычисляет сумму (h + h>) и разность (h< — h ). Сумма поступает на вход элемейта задержки б, а раз- !о ность — на вход элемента задержки 6 .

На третий такт коммутаторы 5„-5 включены на второе положение. На этот такт на вход устройства поступает третий коэффициент Хаара. Вход 3 15 сумматора — вычитателя через коммутатор 5 подключен к выходу элемен1 та задержки 6 сумматор — вы читатель

2 вычисляет сумму. (Ь +Ь ) + Ь ) и раз

Э ность ((h, + h ) - h ), которые явля- 20

„3 ются первой базовой операцией второго этапа обратного преобразовання Хаара (фиг. 2). Сумма поступает на вход элемента задержки 6>, а разность - на вход элемента 6 и т.д 25

На восьмой такт на вход устройства и вход 3 сумматора — вычитателя поступает восьмой коэффициент m

Хаара, а на вход 3> сумматора — вычитателя через седьмой информацион" щ ный вход коммутатора 5 .поступает отсчет, записанный в элементе задержки 6 . На этот такт. сумматорвычитатель 2 вычисляет четвертую базовую операцию третьего этапа обратного преобразования Хаара.

С девятого по шестнадцатый такты на вход устройства и на вход 3 сумматора " вычитателя 2 поступают коэффициенты Хаара с девятого по шестнадцатый, и сумматор - вычитаЯ 6 тель 2 вычисляет попарные суммы и разности, соответствующие базовым операциям четвертого этапа обратного преобразования Хаара. На эти такты коммутаторы 5 и 5 включены соответственно на пятое и шестое положения, и вычисленные отсчеты (первый .и второй, третий и четвертый, .пятнадцатый и шестнадцатый) попарно поступают на первый и второй информационные входы коммутатора 5 . На девятый такт коммутатор 5 .подключает свои информационные входы к первому и второму выходам (фиг. 3), и отсчеты первый и второй поступают на первый и второй регистры сдвига группы 7. На десятый такт первый отсчет с выхода регистров сдвига группы 7 поступает на выход 8 устройства, а второй отсчет переходит в первый регистр. На этот такт коммутатор 5g свои информационные входы подключает к- второму и третьему выходу, и третий и четвертый отсчеты поступают во второй и третий регистры соответственно.

На следующий такт на выход устройства поступает второй отсчет, а третий и четвертый отсчеты переходят в первый и второй регистры соответственно и т.д. Таким образом, начиная с десятого такта, на выход устройства последовательно поступают отсчеты цифроhoro сИгнала.

Предлагаемое устройство для N = 2" по сравнейию с базовым объектом имеет преимущество в упрощении конструкции, поскольку оно содержит всего один арифметический блок и (N+3) регистров, в то время как в базовом объекте содержится t1 Арифметических блоков и (2N) регистров.

11(М 528

Фиг /

У астап

И 3man г с

З

Е

Ъ

Ю

Ъ

В

\Ъ о к

J злим g Узап

" г>r Ь

Х, ймй» олеоаиия

2I

Ъ.

:ь

1104528 а 1 2 я 9 5 6 7 8 9 ю 11.rZ 13 7ю 5

° °

° °

° °

° °

1 °

° °

° ф

° °

° °

Ф °

° Ф

° е

° Ф

° °

° ° °

° ° °

° ° °

° ° б б ° ° °

° ° °

ФигЗ

$ °

g °

7 д ° ф Э

1 ° ° °

gO °

3 фб °

f °

2 °

3 ф °

Р б

8 ° °

ФЬаФ

3НИННИ .Заказ 5262/36 Тираж 699 Подписное

Филаал ШШ "Hereat", г. Ужгород, ул.Проектная,4