Устройство для синхронизации выполнения двух команд

 

УСТРОПСТВО ДЛЯ СИНХРОНИЗАЦИИ ВЬШОЛНЕНИЯ ДВУХ КОМАНД, содержащее два дешифратора, регистр, элемент ИЛИ, четыре элемента И, два триггера, причем выход первого элемента И соединен с первым входом элемента ИЛИ, с управляющим .входом первого дешифратора и с первым входом второго элемента И, второй вход элемента ИЛИ соединен с выходом третьего элемента И, с управляющим входом второго дешифратора, с первым входом четвертого элемента И, первый вход третьего элемента И соединен с прямым выходом первого триггера , группа выходов регистра соединена с группами инЛормационных входов первого и второго дешифраторов, выходы первого и второго дешифраторов являются соответственно первой и второй группами выходов устройства, выход последнего разряда регистра соединен с вторыми входами второго и четвертого элементов И, выходы четвертого и второго элементов И соединены с нулевыми входами соответственно первого и второго триггеров, о т личаювдееся тем, что с це1лью повышения быстродействия,в устройство введены два. формирователя импульсов, ждущий мультивибратор, два элемента НЕ, пятый элемент И, третий и четвертый триггеры, причем выход Элемента ИЛИ соединен с входом ждущего мультивибратора, выход которого соединен с синхровходом регистра , выход третьего элемента И соединен с входом первого элемента НЕ, выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с прямым выходом второго триггера, с единичным входом третьего триггера, нулевой вход которого соединен с инверсным выходом четвертого триггера, единичный вход которого соединен с выходом пятого элемента И, нулевой вход четвертого триггера соединен с инверсным выходом первого триггера, единичный вход которого соединен с выходом первого Формирователя импульсов и с вторым входом третьего элемента И, вход первого формирователя импульсов является входом первой команды устройства , второй вход команды которо го соединен с входом второго формирователя импульсов, выход которого соединен с .единичным входом второго j триггера и с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента НЕ, вход которого соединен с прямым выходом третьего триггера и с третьим входом третьего элемента И, причем третий и четвертый триггеры И ел содержат два элемента И-НЕ, первый вход первого элемента И-НЕ является единичным входом триггера, нулевой вход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с входом первого элемента И-НЕ, выход которого соединен с вторым входом второго элемента И-НЕ, выход первого элемента И-НЕ является прямым выходом триггера, выход второго элемента И-НЕ является инверсным выходом триггера .

COIOS СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

3(5И 0 06 Г 1 04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ А i"

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3525965/18-24 (22) 21 ° 12.82 (46) 30.08.84. Бюл. Р 32 (72) M.A.Сычев (53) 681. 3 (088.8) (56) 1. "Электроника", 1971, Р 2, с. 41.

2. Авторское свидетельство СССР

9 432481, кл. 0 06 F 1/04, 1972 (прототнп). (54)(57) УСТРОЙСТВО ДЛЯ СИНХРОНИЗА—

ЦИИ ВЫПОЛНЕНИЯ ДВУХ КОМАНД, содержащее два дешифратора, регистр, эле- мент ИЛИ, четыре элемента И, два триггера, причем выход первого элемента И соединен с первым входом элемента ИЛИ, с управляющим .входом первого дешифратора и с первым входом второго элемента И, второй вход элемента ИЛИ соединен с выходом третьего элемента И, с управляющим входом второго дешифратора, с первым входом четвертого элемента И, первый вход третьего элемента И соединен с прямым выходом первого триггера, группа выходов регистра соединена с группами инйормационных входов первого и второго дешифраторов, выходы первого и второго дешифраторов являются соответственно первой и второй группами выходов устройства, выход последнего разряда регистра соединен.с вторыми входами второго и четвертого элементов И, выходы четвертого и второго элементов И соедииены с нулевыми входами соответствен но первого и второго триггеров, о т— л и ч а ю щ е е с я тем, что, с це лью повышения быстродействия, в уст ройство введены два формирователя импульсов, ждущий мультивибратор, два элемента НЕ, пятый элемент И, третий и четвертый триггеры, причем выход элемента ИЛИ соединен с входом ждущего мультивибратора, выход которого соединен с синхровходом регистра, выход третьего элемента И соединен с входом первого элемента

НЕ, выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с прямым выходом второго триггера, с единичным входом третьего триггера, нулевой вход которого соединен с инверсным выходом четвертого триггера, единичный вход которого соединен с выходом пятого элемента И, нулевой вход четвертого триггера соединен с инверсным выходом первого триггера, единичный вход которого соединен с выходом первого Формирователя импульсов и с Я вторым входом третьего элемента И, вход первого формирователя импульсов является входом первой команды устройства, второй вход команды которо; го соединен с входом второго формирователя импульсов, выход которого Я соединен с единичным входом второго триггера и с первым входом первого элемента И, второй вход которого сое-! динен с выходом второго элемента НЕ, вход которого соединен с прямым выходом третьего триггера и с третьим входом третьего элемента И, причем третий и четвертый триггеры содержат два элемента И-НЕ. первый вход первого элемента И-НЕ является единичным входом триггера, нулевой вход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с вторым входом первого элемента И-НЕ, выход которого соединен с вторым входом второго элемента И-НЕ, выход первого, элемента И-НЕ является прямым выходом триггера, выход второго элемента

И-НЕ является инверсным выходом триггера.

1111145

Изобретение относится к вычислительной .технике и может быть использовано, в частности, в запоминающих устройствах динамического типа, где приходится решать проблему синхронизации двух асинхронных команд: обращения к ЗУ и регенерации информации.

Известно устройство для синхронизации выполнения двух асинхронных команд, содержащее два тригге- 10 ра, выполненные на элементах И-НЕ с перекрестными связями, причем единичный вход первого триггера соединен с единичным входом второго триггера и является первым входом устройства, второй вход которого соединен с нулевым входом первого триггера, инверсный выход которого соединен с нулевым входом второго триггера, выход которого через интегрирующую цепь соединен с входом элемента НБ, выход которого является выходом устройства . П3

Однако это устройство характе.ризуется недостаточным быстродействием вследствие .необходимости включать на выходе интегрирующую цепь, которая фильтрует переходные процессы, возникающие при одновременном поступлении входных команд. Кроме того, наличие интегрирующей цепи приво. дит к образованию пологих фронтов, что снижает надежность функционирования логических схем.

Наиболее близким к предлагаемому является устройство для синхронизации 35 выполнения двух команд, содержащее два элемента И, элемент ИЛИ, выход которого соединен с входом регистра, выходы которого соединены с входами .первого и второго дешифраторов, уп- 40 равляющий выход регистра соединен с первыми входами третьего и четвертого элементов И, выходы которых.соединены с нулевь1ми входами соответственно первого и второго триггеров, пря- 45 мой выход первого триггера соединен с первыми входами первого и третьего элементов И-НЕ, инверсный выход второго триггера соединен с первым входом второго элемента И-НЕ, выход которого соединен с вторым входрм .первого элемента И-НЕ и первым входом чЬтвертого элемента И-НЕ,второй вход которого соединен с выходом тре-тьего элемента И-НЕ, второй вход кото рого соединен с выходом четвертого 55 элемента И-НЕ Ã2 .

Однако это устройство характеризуется пониженным быстродействием и недостаточной надежностью функционирования, так как при одновремен- 60 ном поступлении входных команд или при их незначительном сдвиге (порядка времени срабатывания логических элементов) возникают переходные процессы, причиной которых являются раз- 65 личия времени срабатывания логических элементов и отсутствие полной симметрии триггера. Для борьбы с переходными процессами применяется интегрирующая цепь или логическая схема с малым (меньшим на порядок) быстродействием. При этом снижается быстродействие, а пологие фронты на выходе интегрирующей цепи снижают помехоустойчивость и тем самым надежность функционирования логических схем, причем для быстродействующих схем пологие фронты вообще недопустимы.

Целью. изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в устройство для синхронизации выполнения двух команд, содержащее два дешифратора, регистр, элемент

ИЛИ, четыре элемента И, два триггера, причем выход первого .элемента И сое- . динен с первым входом элемента ИЛИ, с управляющим входом первого дешифратора и с первым входом второго элемента И, второй. вход элемента ИЛИ соединен с выходом третьего элемента

И, с управляющим входом второго дешифратора, с первым входом четвертого элемента И, первый вход третьего элемента И соединен с прямым выходом первого триггера, группа выходов регистра соединена с группами информационных входов первого и второго дешифраторов, выходы первого и второго дешифраторов являются соответственно первой и второй группами выходов устройства, выход последнего разряда регистра соединен с вторыми входами второго и четвертого элементов И, выходы четвертого и второго элементов

И соединены с нулевыми входами соответственно первого и второго триггеров, введены два формирователя импульсов, ждущий мультивибратор, два элемента НЕ, пятый элемент И, третий и четвертый триггеры, причем выход элемента ИЛИ соединен с входом ждущего мультивибратора, выход которого соединен с синхровходом регистра, выход третьего элемента И соединен с входом первого элемента HE., выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с прямым выходом второго триггера, с единичным входом третьего триггера, нулевой вход которого соединен с инверсным выходом четвертого триггера, единичный вход которого соединен с выходом пятого элемента И, нулевой вход четвертого триггера соединен с инверсным выходом первого триггера, единичный вход которого соединен с выходом первого формирователя импульсов и с вторым входом третьего элемента И, вход первого формирователя импульсов яв1111145

25 ляется входом первой команды устройства, второй вход команды которого соединен с входом второго формирователя импульсов, выход которого соединен с единичным входом второго триггера и с первым входом первого элемента И, второй вход которого соединен с выходом второго элемента НЕ, вход которого соединен с прямым выходом третьего триггера и с третьим входом третьего элемента И, причем третий и четвертый триггеры содержат два элемента И-НЕ, первый в вход первого элемента И-ЙЕ является единичным входом триггера, нулевой вход которого соединен с первым ?.5 входом второго элемента И-НЕ, выход которого соединен с вторым входом первого элемента И-НЕ, выход которого соединен с вторым входом второго элемента И-НЕ, выход первого элемента И-НЕ является прямым выходом триггера, выход второго элемента И-НЕ является инверсным выходом триггера.

На фиг. 1 представлена функциональная схема предлагаемого устройства, на фиг. 2 — реализация триггеров.

Устройство содержит элементы И

1, 2, 3 и 4, триггеры 5 и б, эле- мент И 7, регистр 8, триггеры 9 и

10, элемент НЕ 11, дешифраторы 12 и 13, вход .14 первой команды устройства, вход 15 второй команды устройства, ждущий мультивибратор 16, первая группа 17 выходов устройства, вторая группа 18 выходов устрой- 35 ства, формирователи 19 и 20 импульсов, элемент НЕ 21, элемент ИЛИ 22.

Триггеры 5 и б содержат элементы

И-НЕ 23 и 24, единичный вход 25, нулевой вход 26, прямой выход 27 ин- 40 версный выход 28.

В описании работы устройства принято, что в состоянии "1" на прямом выходе триггера высокий уровень("1"), на инверсном - низкий уровень ("0").

Триггер устанавливается в состояние

"1" и "0" сигналами в виде перепада

"1-0", подаваемыми соответственно на единичный и нулевой входы. Формирование сигналов на выходах 17 и 18 устройства запрещается подачей сигналов "0" на управляющие входы дешифраторов 12 и 13.

Устройство работает следующим образом.

В исходном положении триггеры 9 и 10 находятся в состоянии "0". Генерация ждущего мультивибратора 16 запрещается сигналом "0" на его входее

Устройство находится в состоянии 60 ожидания появления команд на входах

14 и 15. Возможны три варианта: команды поступают в разные моменты времени, одна из команд поступает в момент, когда выполняется другая, при-, 65 шедшая ранее. и, наконец, обе коман-, ды поступают одновременно.

В первом варианте при поступлении команды на вход 15 формирователь 19 вырабатывает отрицательный импульс в виде короткого перепада "1 -0".

Этот импульс устанавливает в состоя ние "1" триггер 9 и одновременно зал?ещает переключение элемента И 3.

С прямого выхода триггера 9 сигнал "1" поступает на вход триггера

5 и переключает его. Сигнал с триггера 5 через элемент НЕ поступает в виде,"1" на элемент. И 3.

Таким образом, элемент И 3 оказывается подготовленным к срабатыванию, однако на выходе элемента И 3 . сигнал "0" будет сохраняться до конца отрицательного импульса с выхода формирователя 19.

По окончании этого импульса эле- . мент И 3 переключится и на его выходе появится сигнал "1". Сигнал "1" с выхода элемента И 3 поступает на управляющий вход дешифратора 12 и подготавливает его к работе, кроме того, он готовит к работе элемент

И 1. Tlo сигналу "1" с выхода элемента И 3 срабатывает элемент ИЛИ 22 и запускает ждущий мультивибратор

16, импульсы которого поступают на синхровход регистра 8.

Под действием сигналов с выходов регистра 8 дешифратор 12 вырабатывает требуемую последовательность сигналов 17. В момент возвращения регистра 8 в исходное состояние на его выходе формируется перепад напряжения "1-0", который через элемент И 1 устанавливает триггер 9 в исходное (нулевое) состояние. Сигнал

"0" с выхода триггера 9 приводит к переключению триггера 5, на выходе которого вновь устанавливается сигнал "1". Под действием этого сигнала элемент И 3 возвращается в исходное состояние. Сигнал "0" с выхода элемента И 3 вновь запрещает работу элемента И 1 и дешифратора 12, а также через элемент ИЛИ 22 выключает ждущий мультивибратор 16, т.е. устройство возвращается в исходное состояние.

Если поступила команда на вход 14, то срабатывает формирователь 20 импульсов. Отрицательным импульсом он устанавливает в состояние "1" триггер 10 и запрещает работу элемента И

4. Сигнал "1" с прямого выхода триггера 10 подгот авлив ает к р аботе зле ме нт

И 4. Сигнал "0" с инверсного выхода триггера 10 переключает триггер

6. Сигнал "1" с выхода триггера 5 . поступает на вход элемента И 4 и подготавливает его к переключению. Элемент И 4 переключается в состояние

"1" по окончании отрицательного запрещающего импульс а с выхода формиро1111145

37 вателя 20. Сигнал "1" с выхода элемента И 4 подготавливает к работе элемент И 2 и дешифратор 13, а также через элемент ИЛИ 22 запускает жду4ий мультивибратор 16. Далее работа проходит аналогично описанному. A именно: включается регистр 8, дешифратор 13 вырабатывает требуемую последовательность выходных сигналов 18. При возвращении регистра 8 в исходное состояние отрицательный 10 перепад с его выхода через элемент

И 2 устанавливает триггер 10 в исходное (нулевое) состояние.

Если одна из входных команд посту- 5 пает во время выполнения другой, то, так как элементы 5, 6 и 7 не меняют своего выходного состояния до исполнения первой по времени команды, вторая по времени команда будет выполнена сразу после исполнения первой команды.

Наибольший интерес представляет случай, когда входные команды 14 и

15.поступили одновременно. В этом случае может возникнуть переходный процесс. установившееся состояние зависит от момента поступления входных команд и быстродействия элементов. Возникающий переходный процесс на выходе триггера 5 приведет к ложному срабатыванию ждущего мультивибратора 16, регистра 8 и дешифраторов 12 и 13. Но формирователи 19 и 20 формируют короткие импульсы, ко-35 торые запрещают работу элементов И.

3иИ4.

Длительность импульсов формирователей коротких импульсов выбирают не менее длительности переходного процесса.

Наличие формирователей коротких импульсов создает еще один дополнительный положительный эффект. Благодаря тому, что включение триггеров

9 и 10, запоминающих команд 14 и 15, происходит короткими импульсами, не налагаются ограничения на длительность входных команд 14 и 15. В устройстве они могут быть практически любой длительности, так как нет опас-. ности, что сигналы с выходов элементов И 1 и. 2 на сброс триггеров 9 и

10 поступят до окончания входных команд.

Кроме того, в устройстве тактовые импульсы для регистра 8 генерируются ждущим мультивибратором 16, это исключает задержку на период тактовой частоты.

Технико-экономический эффект при использовании данного изобретения состоит в том, что в предлагаемом устройстве запрет переключений элементов И 3 и 4 импульсами с формирователей 19 и 20 импульсов может осуществляться на минимально необходимое время (равное переходному процессу), чем обеспечивается максимально возможное быстродействие.

В предлагаемом устройстве нет интегрирующих цепей, поэтому все сигналы соответствуют стандартным логическим сигналам, что обеспечивает максимальную надежность функционирования устройства..

ВИИИПИ Заказ 6310/38

Тираж 698 Подписное филиал ППП "Патент", г.ужгород,ул.Проектная,4