Запоминающее устройство с коррекцией ошибок

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее оперативный накопитель, одни из входов которого подключены к выходам регистра адреса, входы которого являются одними из адресных входов устройст ва, а выходы оперативного накопителя соединены с входами регистра числа, прямые и инверсные выходы которого подключены к одним из входов двухканальных переключателей, выходы которых являются информационными выходами устройства, отличающееся тем, что, сцелью упрощения устройства, в него введены двухразрядные сумматоры по модулю два, триггер, элемент ИЛИ и блок свертки по модулю, входы которого подключены к прямым выходам регистра числа, а выход соединен с другими входами двухканальных переключателей и первым входом элемента ИЛИ, причем первые входы двухразрядных сумматоров по модулю два являются информационными входами устройства, вторые входы двухразрядных сумматоров по модулю два и элемента ИЛИ подключены КЛ к выходу триггера, вход которого является другим адресным входом устройства , выходы двухразрядных сумматоров по модулю два и элемента ИЛИ соедйнео ны с другими входами оперативного накопителя . //

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

091 111) ЗШС11С 2900

li

| 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3610930/18-24 (22) 27.06.83 (46) 30.08.84. Бюл. М 32 (72) В.,Ф.Баць, Э.Б.Ройзман и 3.Е.Шварц (71) Кишиневский ордена "Знак Почета" завод счетных машин им. 50-летия СССР (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

Р 769624, кл. G 11 С 11/00, 1980.

2. Авторское свидетельство СССР

Р 873276, кл. G 11 С 1 1/00, 1981 (прототип). (54)(57) ЗЯ1ОМИНАКМЦЕЕ УСТРОЙСТВО

С КОРРЕКЦИЕЙ ОШИБОК, содержащее оперативный накопитель, одни из входов которого подключены к выходам регист. ра адреса, входы которого являются одними из адресных входов устройства, а выходы оперативного накопителя соединены с входами регистра числа, прямые и инверсные выходы которого подключены к одним из входов двухканальных переключателей, выходы которых являются информационными выходами устройства, о т л и— ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введены двухразрядные сумматоры по модулю два, триггер, элемент ИЛИ и блок свертки по модулю, входы которого подключены к прямым выходам регистра числа, а выход соединен с другими входами двухканальных переключателей и первым входом элемента ИЛИ, причем первые входы двухразрядных сумматоров по модулю два являются информационными входами устройства, вторые входы двухразрядных сумматоров по мо- I дулю два и элемента ИЛИ подключены к выходу триггера, вход которого является другим адресным входом устройства, выходы двухразрядных сумматоров по модулю два и элемента ИЛИ соедиие- 1:1 ны с другими входами оперативного накопителя.

11 l 1205

Изобретение относится к вычислительной технике, конкретно к запоминающим устройствам с произвольной выборкой.

Известно запоминающее устройство, 5 срдержащее накопитель, входной регистр адреса, узел коррекции одиночных ошибок )1) .

Недостатком этого устройства являются большие аппаратурные затра- 10 ты.

Наиболее близким к данному изобретению является запоминающее устройство с использованием избыточного кода (например, кода Хемминга), 15 содержащее оперативный накопитель, соединенный через регистр адреса с адресными шинами, причем выходы накопителя соединены со входами регистра информации, прямые и инверс ные выходы которого через группу двухканальных переключателей соединены с выходными числовыми шинами (2$ .

Недостатком этого запоминающего устройства является его сложность.

Особенно существенно это для запоминающего устройства (ЗУ) небольшой емкости (до 50-100 тыс. бит), когда суммарный объем оборудования коррек- 30 ции (схема кодирования, избыточные разряды, генератор синдромов, схема декодирования) близок или даже превышает объем оборудования собственно ЗУ.

3S

Цель изобретения — упрощение устройства.

Поставленная цель достигается тем, что в запоминающее устройство с коррекцией ошибок, содержащее оператив- 4О ный накопитель, одни из входов которого подключены к выходам регистра адреса, входы которого являются одними из адресных входов устройства, а выходы оперативного накопителя сое- 45 динены со входами регистра числа, прямые и инверсные выходы которого подключены к одним из входов двухканальных переключателей, выходы которых являются информационными выходами устройства, введены двухразрядные сумматоры по модулю два, триггер, элемент ИЛИ и блок свертки по модулю, входы которого подключены к прямым выходам регистра числа, а выход соеди.

55 нен с другими входами двухканальных переключателей и первым входом элемента ИЛИ, причем первые входы двухразрядных сумматоров по модулю два являют =я информационными входами устрой=тва, вторые входы двухразрядных су fматopов по модулю два и элемента ЛЛИ подключены к выходу триггера, вход которого является другим адресным входом устройства, выходы двухразрядных сумматоров по модулю два и элемента ИЛИ соединены с другими входами оперативного накопителя.

На чертеже приведена функциональная схема запоминающего устройства.

Запоминающее устройство содержит оператнвйый накопитель 1, регистр 2 адреса, триггер 3, сумматоры 4 по модулю два, регистр 5 числа, блок 6 свертки по модулю, двухканальные переключатели 7, элемент ИЛИ 8. Устройство имеет информационные 9 и адресные 10 входы и информационные выходы 11.

Запоминающее устройство работает следующим образом.

Запись информации производится дважды. При первой записи на вход триггера 3 поступает нуль,при этом информация на выходе сумматоров 4 по модулю два соответствует информации на входах 9 числовых, и в оперативный накопитель 1 записывается прямой код числа по адресу, определяемому регистром 2 и триггером 3.

При второй записи на вход триггера 3 поступает единица, которая через элемент ИЛИ 8 поступает на адресный вход накопителя 1, при этом информация на выходе сумматоров 4 по модулю два инвертируется, и в оперативный накопитель 1 записывается инверсный код числа по адресу, определяемому регистром 2 и триггером 3.

Оссбенностью оперативного накопителя 1 является то, что возникающие в нем отказы являются константными, вследствие чего считываемая по адресу Л< иэ j -ro отказавшего разряда информация С;> всегда равна либо логическому нулю, либо логической единиве. В результате, если записываемая в j -й разряд по адресу А, информация E j совпадает с в .; то при. считывании кода числа по этому адресу в нем не возникает однократной ошибки ° Если же,, du;g то в считанном коде числа возникает однократная ошибка, Так как в оперативньпi накопитель 1 информация записывае"ся и в прямом и в инверсном кодах в разные ячейки накопителя, Составитель В.Рудаков

Редактор С.Тимохина Техред А.Ач Корректор С.Шекмар

Заказ 6318/41 Тираж 574 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4 з 11112 то при наличии однократной константной неисправности при считывании кодов числа в одном из этих кодов .возникнет однократная ошибка, а в другом не возникнет. 5

Считывание производится по адресу, определяемому регистром 2 и триггером 3, причем в триггер 3 записывается нуль. Информация с выхода оперативного накопителя 1 через ре- 10 гистр 5 поступает в блок 6, осуществляющий свертку по модулю и, где n = 2,3,4,... При отсутствии ошибок информация с прямых выходов регистра 5 через двухканальные переключатели 7 поступает на выходы 11.

При обнаружении ошибки единичный сигнал с выхода блока 6 через элемент ИЛИ 8 обеспечивает повторное считывание инверсного кода числа, щ и информация с инверсных выходов регистра 5 через двухканальные переключатели 7 поступает на выходы 11.

Предложенное ЗУ обеспечивает существенное упрощение устройства для 25 малых объемов памяти. Известно, что эффективность избыточных кодов (например, кодов Хемминга) уменьшается с уменьшением объема памяти, и при малых объемах(порядка 50-100 тыс.бит) о эти коды не применяются. Это объясняется тем, что при уменьшении разрядности и длины адреса ЗУ непропорционально увеличивается процент

05 4 оборудования коррекции (содержащн десятки микросхем шифраторы, генераторы синдромов, дешифраторы; контрольные разряды, число которых для

16-разрядного кода равно 4-5), а объем непосредственно накопителя невелик, порядка 5-20 микросхем.

В описанном же устройстве обеспечивается резервирование путем незначительного усложнения. Увеличение вдвое числа микросхем накопителя в данном случае несущественно из-за малого объема накопителя.

Во многих случаях (например, емкость ЗУ составляет 512 слов, а емкость микросхемы 1К) увеличения числа микросхем памяти вообще не происходит.

Число корректируемых дефектов в каждом слове определяется блоком 6.

Если осуществляется свертка по модулю 2, корректируются одиночные дефекты; при увеличении модуля возможна коррекция кратных дефектов слова (хотя для ЗУ малой емкости последнее в большинстве случаев неактуально).

Устройство корректирует не только одиночные дефекты накопителя 1 но и ряд других (дефекты регистра 5, большинство дефектов адресной части микросхем памяти, константная "1" или константный "0" на выходе любой микросхемы памяти).