Преобразователь последовательного знакоразрядного кода в дополнительный двоичный код

 

ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО ЗНАКОРАЗРЯДНОГО КОДА В ДОПОЛНИТЕЛЬНЫЙ ДВОИЧНЫЙ КОД, содердащий первый и второй регистры и элемент задержки, вход которого соединен с тактовым входом преобраэователя, a выход элемента задержки соединен с тактовым входом первого регистра, отличающийся тем, что, с целью повьшения быстродействия, в него введены группа элементов НЕРАВНОЗНАЧНОСТЬ , группа элементов И, элемент запрета, элемент И и элемент НЕ, выход которого соединен с тактовым входом второго регистра, выходы которого соединены с первыми входами элементов И группы, вторые входы ко .торых соединены с выходом элемента запрета, запрещающий вход которого соединен с входом отрицательных значений разрядов преобразователя и с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ группы, второй вход которого соединен с входом положительных значений раарядов преобразователя и с разрешающим входом элемента запрета, a выход первого элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с первым входом элемента И, выход которого соединен с входом сброса второго регистра, информационный вход которого соединен с входом единицы преобразователя, выходы которого являются выходами первого ре- /Л гистра, информационные входы которого соответственно соединены с выходами элементов НЕРАВНОЗНАЧНОСТЬ группы , первый вход i -ffo элемента которой

СОЮЗ СОВЕТСКИХ

OW

РЕСПУБЛИК

0% (И) з(G 06 F 5/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬЙИЙ

К ABTOPCH0INY СВИДЕТЕЛЬСТВУ (21) 3613286/24-24 (22) 30.06,83 (46) 15.09.84. Бюл. ¹ 34 (72) В.В.Аристов и Н.Н.Можчиль (71) Институт проблем моделирования в энергетике АН УССР (53) 681.325(088.8) (56) 1. А.Avizienis "Binary compatible signeddigit arithmetic" AF/PS

Conf. Proc. v. 26, № 1, 1964 г., р. 663.

2. А.Avizienis "Arythmetic Microsystems for the Synthesis of function generators" Proceedings of the

IEEE, v. 54, № 12, 1966, р ° 320 (прототип). (54) (57) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО ЗНАКОРАЗРЯДНОГО КОДА В

ДОПОЛНИТЕЛЬНЫЙ ДВОИЧНЫЙ КОД, содердащий первый и второй регистры и элемент задержки, вход которого соединен с тактовым входом преобразователя, а выход элемента задержки соединен с тактовым входом первого регистра, отличающийся тем, что, с, целью повышения быстродействия, в него введены группа элементов НЕРАВНОЗНАЧНОСТЬ, группа элементов И, элемент запрета, элемент И и элемент НЕ, выход которого соединен с тактовым входом второго регистра, выходы которого соединены с первыми .входами элементов И группы, вторые входы ко.торых соединены с выходом элемента запрета, запрещающий вход которого соединен с входом отрицательных значений разрядов преобразователя и с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ группы, второй вход которого соединен с входом положительных значений разрядов преобразователя и с разрешающим входом элемента запрета, а выход первого элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с первым входом элемента И, выход которого соединен с входом сброса второго регистра, информационный вход которого соединен с входом

Щ единицы преобразователя, выходы которого являются выходами первого регистра, информационные входы которого соответственно соединены с выхода- ми элементов НЕРАВНОЗНАЧНОСТЬ группы, .первый вход +го элемента которой (1=2-п, где л — число разрядов входного кода) соединен с выходом (t -1)-го элемента И группы, а второй вход и-го элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с выходом (1-1)-го разряда первого регистра, тактовый вход которого соедйнен с выходом элемента задержки, входом элемента НЕ и вторым входом элемента И, третий вход которого соединен с тактовым входом преобразователя.

1113796

Изобретение относится к цифровой вычислительной технике и может быть использовано в управляняцнх, моделирующих и вычислительных машинах и устройствах, работающих в знакоразрядной системе счисления с основаниями 1, О, 1.

Известно устройство для перевода чисел из знакоразрядного кода в обычную систему счисления содержащее 10 ступени шифраторов (1

Недостаток известного устройства " низкое быстродействие, определяемое последовательным распространением сигнала заема. 15

Наиболее близким по технической сущности к предлагаемому является устройство для преобразования из знакоразрядного кода в дополнительно двоичный код, содержащее два регист- 20 ра, элемент задержки, причем преобразование осуществляется путем заполнения двух регистров соответственно положительными и отрицательными разрядами избыточного числа и получения 25 дополнительного кода их разности на выходах сумматора (2) .

Недостатки этого устройства - низ,кое быстродействие и сложность обо" рудования. Низкое быстродействие обусщ ловлено тем, что на первом этапе преобразования осуществляется заполнение регистров последовательно поступающими разрядами числа, а на второмвычитание параллельных кодов и форми-35 рование результата на выходе устройства. Сложность оборудования обусловлена необходимостью применения параллельного сумматора для объединения положительной и отрицательной частей 40 избыточного кода в одно двоичное число.

Целью изобретения является увеличение быстродействия и упрощение обо.— рудования. 45

Поставленная цель достигается тем, что в преобразователь последовательного знакоразрядного кода в дополнительный двоичный код, содержащий первый и второй регистры и элемент эа- 50 держки, вход которого соединен с тактовым входом преобразователя, а выход элемента задержки соединен с тактовым входом первого регистра, введены труппа элементов НЕРАВНОЗНАЧНОСТЬ, 55 группа элементов И, элемент запрета, элемент И и элемент НЕ, выход которого соединен с тактовым входом второго регистра, выходы которог о соединены с первыми входами элементов И группы, вторые входы которых соединены с выходом элемента запрета, запрещающий вход которого соединен с входом отрицательных значений разрядов преобразователя и с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ группы, второй вход которого соединен с входом положительных значений разрядов преобразователя и с разрешающим вхо дом элемента запрета, а выход перво-, го элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с первым входом элемента И, выход которого соединен с входом сброса второго регистра, информационный вход которого соединен с входом единицы преобразователя, выходы которого являются выходами первого регистра, информационные входы которого соответственно соединены с выходами элементов НЕРАВНОЗНАЧНОСТЬ группы, первый вход < --го элемента которой (й 2- fl, где И вЂ” число разрядов вкодного кода) соединен с выходом (< -1)-ro элемента И группы, а второй вход 1 -го элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с выходом (4 -1)-го разряда первого регистра, тактовый вход которого соединен с выходом элемента задержки, входом элемента НЕ и вторым входом элемента И, третий вход которого соединен с тактовым входом преобразователя.

На фиг.1 изображена блок-схема предлагаемого преобразователя последовательного знакоразрядного кода в дополнительный двоичный код, на фиг ° 2 — временные диаграммы, иллюстрирующие работу преобразователя.

Предлагаемый преобразователь соцержит первый регистр 1 и второй регистр 2, элемент задержки 3, группу элементов НЕРАВНОЗНАЧНОСТЬ 4, группу элементов И 5, элемент запрета 6, элемент И 7 и элемент НЕ 8, выход которого соединен с тактовым входом

9 второго регистра. Вход отрицательных разрядов 10 и вход положительных разрядов 11 преобразователя соединены с входами первого элемента НЕРАВНОЗНАЧНОСТЬ 12 группы. Вход сброса второго регистра соединен с выходом

13 элемента И 7. Тактовый вход 14 преобразователя и выход IS элемента задержки соединены с входами элемен та И 7. Тактовый вход 16 первого регистра соединен с выходом 15 элемен796

Та блица 2

Таблица 1

Цифра избыточного кода

Инверсное преобразование

Прямое преобразование

Области инверсного преобразования

3 1113 та задержки 3. Вход единицы 17 преобразователя соединен с входом первого разряда второго регистра 2 °

Предлагаемый преобразователь реализует вариант преобразования, позво- 5 ляющнй формировать дополнительный код.числа по мере получения его знакоразрядного представления, не затрачивая дополнительного времени на суммирование после приема информации в 10 регистры.

При наличии знакоразрядного представления числа (старшие разряды числа находятся слева) для получения дополнительного двоичного кода достаточно в исходном коде дописать сле-. ва ноль в дополнительном разряде, а затем над разрядами, стоящими левее каждой отрицательной единицы, до любой ближайшей единицы включительно, выполнить инверсные преобразования, а над остальными — прямые преобразования согласно табл.1.

Полученное представление и будет

40 дополнительным кодом исходного числа.

Пример.

Дополнительный разряд

Исходное число 0010011 10101101

Дополнительный код 1 1011 1101 100101

При последовательном поступлении энакоразрядного кода, начиная со старших разрядов, необходимо последовательно формировать области инвер сного преобразования по мере запол=. нения регистра 1 разрядами, причем с поступлением отрицательной цифры

1 осуществляется инверсное преобразование текущей области разрядов и фиксируется начало следующей области. При поступлении положительной цифры 1 инверсное преобразование текущей области не осуществляется, но так же, как и при отрицательной цифре 1, осуществляется фиксация начала новой области инверсного преобразования.

Кодировка цифр 1,0, 1 знакоразрядного кода осуществляется отрицательными разрядами S и положительными

+ разрядами S входного числа в соответствии с табл. 2.

Работа предлагаемого преобразователя иллюстрируется эпюрами, представленными на фиг.2. Номера слева от эпюр соответствуют номерам позиций на фиг.1, в которых рассматриваются соответствующие напряжения °

На входы 10 и 11 устройства постуФ. пают разряды S u S соответственно (эпюры 10 и 11 на фиг. 2), синхронизированные частотой f на тактовом входе 14 устройства (эпюра 14) . На выходе 15 элемента задержки 3 формируется задержанная серия Х (эпюра

15), управляющая занесением информации в первый регистр 1 непосредственно, а во второй регистр 2 — через элемент НЕ 8. Так как занесение в оба регистра осуществляется по положительному фронту импульсов на тактовом входе ° то включением элемента НЕ 8 достигается занесение информации сигнала сначала во второй ре гистр 2, затем в первый регистр 1.

Сигналы занесения информации в регистры 1 .и 2 показаны на эпюрах 16 н

9 соответственно.

»13796

Первый регистр 1 осуществляет запись и хранение информации, содержащейся на выходах группы элементов

НЕРАВНОЗНАЧНОСТЬ 4. Совокупность первого регистра 1 и группы элементов 5

НЕРАВНОЗНАЧНОСТЬ 4 образует сдвиговый последовательный регистр с возможностью записи прямых либо инверсных значений сдвигаемых разрядрв.

Второй регистр 2 является последо-10 вательным сдвиговым регистром, заполняемым цифрами 1, поступающими с входа единицы преобразователя на информационный вход второго регистра 2.

1S

Обнуление второго регистра (эпюра 13) осуществляется элементом И 7 в конце такта после занесения информации в первый регистр при наличии 1 или 1 в текущем разряде преобразуемого слова. В итоге второй регистр 2 представляет собой регистр-маску, количество возбужденных разрядов которого в момент поступления цифры 1 соответствует ширине области инверс- 25 ного преобразования ° Признак инверс» ного преобразования формируется элементом ЗАПРЕТ 6, сигнал с выхода ко торого разрешает прохождение содер.жимого второго регистра 2 через груп-30 пу элементов И 5 на группу элементов

НЕРАВНОЗНАЧНОСТЬ 4. Первый элемент

НЕРАВНОЗНАЧНОСТЬ группы 4 обоими входами соединен с входами отрицательных 10 и положительных 11 разрядов устройства и осуществляет формирова- . ние модуля цифры (прямое преобразова- ние по табл. 1, эпюра 12). Разрядность второго регистра 2 и группы элементов

5 равна количеству цифр преобразуемо- 40

ro избыточного знакоразрядного числа беэ учета дополнительного разряда, а разрядность первого регистра 1 и . группы элементов НЕРАВНОЗНАЧНОСТЬ 4 на единицу больше, т.е. с учетом дополнительного разряда, который должен в виде кода 0 поступать первым по входам 9 и 10.

Дополнительный код преобразуемого числа формируется на выходах первого регистра 1, являющихся выходами устройства.

Быстроцействие предлагаемого устройства при одинаковых тактовых частотах выше быстродействия устройст ва-прототипа на величину времени выполнения операции вычитания в параллельном сумматоре, так как дополнительный код появляется на выходе первого .регистра 1 не позже такта по-: ступления последней .цифры преобразуемого знакоразрядного числа.

Для сравнения затрат оборудования необходимо принять во внимание сложность в прототипе и -разрядного параллельного сумматора, с одной стороны, и, с другой стороны, сложность в предлагаемом устройстве совокупнос.ти элемента И 7, элемента НЕ 8, элемента ЗАПРЕТ 6,,й -разрядной группы элементов И 5,, (и+1)-разрядной группы элементов НЕРАВНОЗНАЧНОСТЬ 4 и одного разряда первого регистра 1.

На элементах типа. ЭСЛ при интегральном исполнении на каждый разряд сумматора требуется 108 вентилей (серия

100ИМ180), т.е. всего 108 и вентилей.

На каждый элемент НЕРАВНОЗНАЧНОСТЬ требуется 22 вентиля, т.е. на группу 4-22 (я+1) вентиль. На группу элементов 5 необходимо 14 П вентилей, а на все оставшиеся элементы — еще дополнительно 80 вентилей, т.е . всего (36п+102) вентиля. Следовательно, предлагаемое устройство проще на (72n-102) вентиля, что при разрядности 1, например, равной 32 разрядам, составляет -2200 вентилей..1113796 иг, f.1113796

12

ФМ2. 2

Составитель М.Аршавский

Редактор М.Циткина ТехредЛ.Микеш Корректор М.Шароши

Заказ 6620/4О Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д,4/5

Филиал ППП "Патент", г,Ужгород, ул.Проектная, 4