Устройство управления загрузкой микропрограмм

 

УСТРОЙСТВО УПРАВЛЕНИЯ ЗАГРУЗКОЙ МИКРОПРОГРАММ, содержащее блок вьделения временных битов и битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр сдвига, регистр данных,блок вьщеления и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управления движением головки, содержащий первый и втор.ой элементы И, первый и второй триггеры и схему сравнения, первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управления движением головки и к первому входу второго элемента И блока управления движением головки, второй вход которого соединен с вторым входом первого элемента И блока управления движением головки и первым управляющим входом блока вьделения и идентификации символа, выходы первого и второго элементов И блока управления движением головки соединены соответственно с входом установки в единицу первого триггера блока управления движением головки и входом установки в единицу второго триггера блока управления движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управления движением головки и входом начала дорожки устройства, выходы первого и второго триггеров блока управления движением головки соединены соответственно с первым и вторым выходами управления внешним накопителем дорожек устройства , выход равенства схемы сравнения соединен с первым управляющим входом блока выделения и чцентификации символа, первый и второй информационные входы схемы сравнения соединены (Л соответственно с информационным выходом регистра сдвига и с информас ционным выходом счетчика адреса дорожки , информационный вход которого § соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнения счетчика символов CD и входом сброса блока вьщеления и о идентификации символа, счетный вход счетчика символов соединен с выходом выделения символа блока вьщёления и со идентификации символа, второй управляющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным вькодом регистра сдвига, выход старшего разряда которого соединен с информационным входом блока вьщеления и идентификации символа, третий управляющий выход которого соединен с входом, начальнойустановки регистра сдвига и входом установки в ноль второго триггера блока вьщеле

СОЮЗ СОВЕТСНИХ

РЗЮЛКПИ

РЕСПУБЛИН

З15Р G 06 F 13 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3544887/18-24 (22) 27.01.83 (46) 15.10.84. Бюл. В 38 (72) А.Я. Вайзман, Г.А. Ермолович и С.И. Ковалев (53) 68 1.325 (088.8) ,(56) 1. Патент Великобритании

Р 1258972, кл. G 4 А, опублик. 1972.

2. Флорес А. Внешние устройства

38M. M., "Мир", 1977, с. 412-443.

3. Авторское свидетельство СССР

В 1042025, кл. С 06 F 13/04 (прото. тип) . (54) (57) УСТРОЙСТВО УПРАВЛЕНИЯ ЗАГРУЗКОЙ МИКРОПРОГРАММ, содержащее блок вьделения временных битов и битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр сдвига, регистр данных, блок вьщеления и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управления движением головки, содержащий первый и второй элементы И, первый и второй триггеры и схему сравнения, первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управления движением головки и к первому входу второго элемента И блока управления движением головки, второй вход которого соединен с вторым входом первого элемента И блока управления движением головки и первым управляющим входом блока вьделения и идентификации символа, выходы первого и второго элементов И блока управле: ния движением головки соединены соответственно с входом установки в единицу первого триггера блока уп, SU„„1119019 A равления движением головки и входом установки в единицу второго триггера блока управления движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управления движением головки и входом начала дорожки устройства, выходы первого и второго триггеров блока управления движением головки соединены соответственно с первым и вторым выходами управления внешним накопителем дорожек устройства, выход равенства схемы сравнения соединен с первым управляющим входом блока вьделения и идентификации символа, первый и второй информацион- Я ные входы схемы сравнения соединены соответственно с информационным выходом регистра сдвига и с информационным выходом счетчика адреса до- Се рожки, информационный вход которого соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с вы- > ®ь ходом переполнения счетчика символов Ю®е и входом сброса блока вьщеления и с© идентификации символа, счетный вход счетчика символов соединен с выходом ® вьделения символа блока вьщеления и цр идентификации символа, второй управляющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным выходом регистра сдвига, выход старшего разряда которого соединен с информационным входом блока вьщеления и идентификации символа, третий управляющий выход которого соединен с входом. начальной установки регистра сдвига и входом установки в ноль второго триггера блока вьщеле11 ния временньм битов и битов данных, информационный вход которого соединен с выходом первого триггера блока выделения временных битов и битов данных, вход установки в ноль которого соединен с первым выходом блока синхронизации и входом сдвига регистра сдвига, информационный вход которого соединен с выходом второго триггера блока выделения временных битов и битов данных, вход синхронизации которого соединен с первьм входом синхронизации блока выделения идентификации символа и вторым выходом блока синхронизации, третий выход которого соединен. с вторым входом синхронизации блока выделения и идентификации символа и с первым входом установки в единицу первого триггера блока выделения временных битов и битов данных, второй вход установки в единицу которого соединен с информационным входом устройства и входом запуска блока синхронизации, четвер" тый и пятый выходы которого соединены соответственно с третьим и четвертым входами синхронизации блока выцеления и идентификации символа, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия за счет обеспечения воэможности оперативного изменения информации в памяти микропрограмм, оно дополнительно содержит коммутатор данных, блок памяти, счетчик адреса памяти, регистр данных памяти, блок управления памятью, содержащий шесть триггеров, девять элементов И, пять элементов ИЛИ, элемент НЕ, счетчик и генератор импульсов и блок связи с процессором, содержащий четыре триггера, четыре элемента И и коммутатор, выход которого соединен с входом установки в единицу первого триггера блока связи с процессором, выход которого соединен с первыми входами первого, второго и третьего элементов И блока связи,с процессором и с выходом управления началом загрузки процессора устройства, второй вход первого элемента И блока связи с процессором соединен с нулевым выходом второго триггера блока связи с процесс6ром, информационный вход которого соединен с выходом первого элемента И блока связи с процессором, входы синхронизации второго и третьего триггеров

1 90 l9 блока связи с процессором соединены с вторыми входами второго и третьего элементов И блока связи с процессором и входом синхронизации устройства, третий вход второго элемента И блока связи с процессором соединен с единичным выходом третьего триггера блока связи с процессором, нулевой выход и информационный вход которого соединены с третьим входом третьего элемента И блока связи с процессором, вьмод которого соединен с первым входом первого элемента ИЛИ блока управления памятью,выход второго элемента И блока связи с процессором соединен с выходом управления передачей данных устройства, единичный выход второго триггера блока связи с процессором соединен с первым входом второго элемента ИЛИ блока управления памятью, первый и второй информационные входы коммутатора блока связи с процессором соединены соответственно с входом начальной установки ручного режима работы устройства и с выходом четвертого элемента И блока связи с процессором, первый и второй входы которого соединены соответственно с выходом переполнения счетчика символов и с выходом четвертого триггера блока связи с процессором, информационный вход и вход синхронизации которого соединены соответ-. ственно с информационным выходом регистра сдвига и с четвертым управляющим выходом блока выделения и идентификации символа, управляющий вход коммутатора блока связи с процессором соединен с входом признака ручного режима устройства, с управляющим входом коммутатора данных и с первыми входами первого, второго и третьего элементов И блока управления памятью, вход установки в ноль четвертого триггера блока связи с прицессором соединен с выходом переполнения счетчика адреса, памяти, вход записи регистра данных памяти соединен с выходом четвертого элемента И блока управления памятью, первый прямой вход которого соединен с выходом третьего элемента ИЛИ блока управления памятью, с информационным входом первого триггера блока управления памятью и вторым входом второго элемента ИЛИ блока управления памятью, выход которого соединен с инверсным входом четвертого элемен! 119019 та ИЛИ блока управления памятью и входом синхронизации второго триггера блока управления памятью, выход которого соединен с входом установки в ноль третьего триггера блока, управления памятью и с прямым вхо:дом четвертого элемента ИЛИ блока управления памятью, выход которого

,соединен с первым входом пятого элемента И блока управления памятью, второй вход которого соединен с нулевым выходом третьего триггера блока управления памятью, информационный вход которого соединен с выходом генератора импульсов блока управления памятью, с информационными входами четвертого, пятого и шестого триггеров блока управления памятью и через элементы НЕ блока управления памятью с информационным входом второго триггера блока управления памятью, вход установки в единицу которого .соединен с выходом шестого элемента И блока управления памятью и с входами установки в ноль четвертого и пятого триггеров блока управления памятью, выход пятого элемента И блока управления памятью соединен с входом установки в ноль счетчика блока управления памятью, счетный вход которого соединен с шестым выходом блока синхронизации, с вторым прямым входом четвертого элемента И блока управления памятью и с первыми прямыми входами шестого, седьмого и восьмого элементов И блока управления памятью, первый информационный выход счетчика блока управления памятью соединен с первыми инверсными входами четвертого и восьмого элементов И блока управления памятью и с вторыми прямыми .входами шестого и седьмого элементов И блока управления памятью, второй информационный выход счетчика блока управления памятью соединен с третьим прямым входом четвертого элемента И блока управления памятью, с вторыми инверсными вхо дами седьмого и восьмого элементов И блока управления памятью и с инверсным входом шестого элемента И блока управления памятью, третий информационный выход счетчика блока управления памятью соединен с вторыми инверсными входами четвертого и седьмого элементов И блока управления памятью, с вторым прямым входом восьмого элемента И блока управления памятью и третьим прямым входом шестого элемента И блока управления памятью, выход седьмого элемента И блока управления памятью соединен -с входами синхронизации первого, третьего и шестого триггеров блока управления памятью, выход восьмого элемента И блока управления памятью соединен с входами установки в ноль первого и шестого триггеров блока управления памятью и с первым входом девятого элемента И блока управления памятью, второй вход которого соединен с пятым управлякицим выходом 5лока выделения и идентификации символа и с первым входом третьего элемента ИЛИ блока управления памятью, второй вход которого соединен с выходом пятого триггера блока управления памятью, вход синхронизации которого соединен .с выходом второго элемента И блока управления памятью, второй вход которого соединен с входом управления записью символа устройства и первым входом пятого элемента ИЛИ блока управления памятью, второй вход которого соединен с входом управления считыванием символа устройства и с вторым входом третьего элемента И блока управления памятью, выход которого соединен с входом синхронизации четвертого триггера блока управления памятью, выход которого соединен с третьим входом второго элемента ИЛИ блока управления памятью, выход девятого элемента И блока управления памятью соединен с вторым входом первого элемента ИЛИ блока управления па.— мятью, выход которого соединен с счетным входом счетчика адреса гч.мяти, выходы первого и шестого триггеров блока управления памятью соединены соответственно с входом записи блока памяти и входом чтения блока памяти, выход пятого элемента ИЛИ блока управления памятью соединен с вторым входом первого элемента И блока управления памятью, выход которого соединен с входом разрешения записи счетчика адреса памяти, информационный выход которого соединен с адресным входом блока .памяти, информационный вход которого соединен с выходом коммутатора данных, первый и второй информационные входы которого соединены соответственно с-входом данных устройства и с выходом ре1119019 гистра данных, информационный вход счетчика адреса памяти соединен с входом адреса данных устройства,выход памяти через регистр данных соединен с информационным выходом устройства, причем блок выделения и идентификации символа содержит три триггера, семь элементов И н элемент ИЛИ-НЕ, первый вход которого соединен с первыми входами первого, второго и третьего элементов И и с единичным выходом первого триггера, нулевой вьмод которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первым входом пятого элемента И, вторым входом элемента ИЛИ-НЕ и с первьвч входом установки в единицу первого триггера, второй вход установки в единицу которого соединен с третьим входом синхронизации блока и с первым входом шестого элемента И, второй вход которого соединен с вторыми входами первого, второго и пятого элементов И, с выходом третьего триггера и вторым входом четвертого элемента И, вход синхронизации второго триггера соединен с третьими входами второго и пятого элементов И и вторым входом синхронизации блока, нулевой выход второго триггера соединен с вторым входом третьего элемента И; третий вход которого соединен с третьим управляющим выходом блока, с выходом шестого элемента И и с первым входом седьмого элемента И, второй вход и выход которого соединены соответственно с выходом элемента ИЛИ-НЕ и с первым управляющим выходом блока, третий вход первого элемента И соединен с четвертым входом синхронизации блока и входом синхронизации третьего триггера, информационнын вход которого соединен с информационным входом блока, вход установки в ноль третьего триггера соединен с первым входом синхронизации блока, третий вход четвертого элемента И и вход установки в ноль первого триггера соединены соответственно с первым управляющим входом блока и входом щ:. сброса блока, второй, четвертый и пятые управляющие выходы блока соеди нены соответственно с выходом второ го элемента И,с выходом пятого эле мента И и с выходом третьего элемента И, выход первого элемента И соединен с выходом выделения символов блока.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок синхронизации содержит десять элементов И, четыре триггера, два генератора импульсов, элемент ИЛИ и счетчик, первый информационный выход которого соединен с первым инверсным входом первого элемента И, с первыми прямыми входами второго, третьего и четвертого элементов И и с инверсным входам пятого элемента И, второй информационный выход счетчика соединен с вторым инверсным входом первого элемента И, с первым инверсным входом второго элемента И, с вторыми прямыми входами третьего и четвертого элементов И, с инверсным входом шестого элемента И, и с первым прямым входом пятого элемента И, выход которого соединен с четвертым выходом блока, третий информационный выход счетчика соединен с третьим инверсным входом первого элемента И, с вторым инверсным входом второго элемента И, с инверсным входом третьего элемента И, с прямым входом шестого элемента И, с вторым прямым входом пятого элемента И и с третьим прямым входом четвертого элемента И, выход первого генератора импульсов соединен с входом синхронизации первого триггера, с прямым входом первого элемента И, с вторым прямым входом второго элемента И и с третьим прямым входом пятого элемента И, с инверсными входами четвертого и седьмого элементов И и с первыми входами восьмого, девятого и десятого элементов И, второй вход десятого элемента И соединен с выходом первого триггера, входы установки в ноль и в единицу которого соединены с выходом второго генератора импульсов, первый прямой вход седьмого элемента И соединен с нулевым выходом второго триггера, единичный выход которого соединен с входом установки в единицу третьего триггера, единичный и нулевой выходы которого соединены соответственно с вторым входом восьмого элемента И и с вторым входом девятого элемента И, выход которого соединен с входом установки в единицу счетчика, счетный вход которого соединен с выходом

1 восьмого элемента И и с входом установки в ноль четвертого триггера, нулевой выход которого соединен с входом установки в ноль второго триггера, цервый вход установки в единицу которого соединен с вторым выходом блока, с единичным выходом четвертого триггера и с вторым прямым входом седьмого элемента И, выход которoro соединен с входом установки в ноль третьего триггера, выход четвертого элемента И соединен с входом установки в единицу

119019 четвертого триггера, выходы третьего и шестого элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соединен с третьим выходом блока, второй вход установки в единицу вто" рого триггера соединен с входом saпуска блока, первый, пятый и шестой выходы блока соединены соответственно с выходом первого элемента И, с выходом второго элемента И и с выходом десятого элемента И.

Изобретение относится к области вычислительной техники и может быть применено для отладки микропрограммной ЭВИ.

Известно устройство, содержащее сдвигающий регистр, сепаратор, счетчик байтов (13.

Недостаток устройства - невозможность его использования для загрузки микропрограмм в процессор, так 10 как информация, считанная с пультового накопителя, может использоваться только для диагностических и. сервисных функций.

Известно также устройство, содержащее регистр данных накопителя, регистр данных, счетчик символов и . сепаратор 2 g.

Недостатком этого устройства . являются избыточные затраты оборудо- щ вания, связанные с реализацией возможности модификации адреса дорожки на произвольную величину, а таКже с наличием сложного оборудования для определения конца массива данных 25 и окончания процесса загрузки. Кроме того, избыточные затраты оборудования требуются для идентификации считываемой с носителя информации и для реализации довольно сложного алгоритма связи этого устройства с процессором.

Наиболее близким к предложенному является устройство управления загрузкой микропрограмм, содержащее блок вселения временных битов и

И, битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр .сдвига, регистр данных, блок выделения и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управления движением головки, содержащий первый и второй элементы И, первый и второй триггеры и схему сравнения, первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управления движением головки и к первому входу второго элемента И блока управления движением головки, второй

Ьход которого соединен с вторым входом первого элемента И блока управления движением головки и первым .управляющим входом блока выделения и идентификации символа, выходы первого и второго элементов И блока управления движением головки соединены соответственно с входом установки в единицу первого триггера блока управления движением головки и входом установки в единицу второго триггера блоки управления движением головки, вход установки в ноль которого соединен с входом .установки

s ноль первого триггера блока управления движением головки и входом начала дорожки устройства, выходы. первого и второго триггеров блока управления движением головки соединены соответственно с первым н вторым выходами управления внешним накопителем дорожек устройства, выход равенства схемы сравнения соединен е первым управляющим входом блока выделения и идентификации символа, первый и второй информационные входы схемы сравнения соединены соответ1119019

3 ственно с информационным выходом регистра сдвига и информационным выходом счетчика адреса дорожки, информационный вход которого соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнения счетчика символов и входом сброса блока выделения и идентификации символа, счетный вход ц> счетчика символов соединен с выходом выделения символа блока выделения и идентификации символа, второй управляющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным выходом регистра сдвига, выход старшего разряда которого соединен с информационным входом блока выделения и идентификации сим- g0 вола, третий управляющий выход которого соединен с входом начальной установки регистра сдвига и входом установки в ноль второго триггера блока выделения временных битов и р битов данных, информационный вход которого соединен с выходом первого триггера блока выделения временных бит и битов данных, вход установки в ноль которого соединен с первым выходом блока синхронизации и входом сдвига регистра сдвига, информационный вход которого соединен с выходом второго триггера блока выделения временных битов и битов дан35 ных, вход синхронизации которого соединен с первым входом синхронизации блока выделения и идентификации символа и вторым выходом блока синхронизации, третий выход которо" го соединен с вторым входом синхронизации блока выделения и идентификации символа и первым входом установки в единицу первого триггера блока выделения временных битов и битов данных, второй вход установки в единицу которого соединен с ин" формационным входом устройства и входом запуска блока синхронизации, четвертый и пятый выходы которого соединены соответственно с третьим и четвертым входами синхронизации блока выделения и идентификации символа f33.

Недостаток этого устройства - не- Б5 возможность оперативного изменения информации в памяти микропрограмм, что значительно замедляет процесс

4 наладки ЭВМ, так как исправленную микропрограмму необходимо записать на внешний носитель (пультовой диск) и лишь затем ее можно ввести в память микропрограмм ЭВМ.

Цель изобретения — повышение быстродействия устройства путем возможности оперативного изменения микрокоманд в памяти микропрограмм

ЭВМ, что значительно ускорит про" цесс наладки ЭВМ, так как отпадает необходимость записи исправленной микропрограммы на внешний носитель (пультовый диск).

Поставленная цель достигается тем, что в устройство управления загрузкой микропрограмм, содержащее блок выделения временных битов и

1 битов данных, содержащий первый и второй триггеры, блок синхронизации, регистр сдвига, регистр данных, блок выпеления и идентификации символа, счетчик символов, счетчик адреса дорожки и блок управления движением головки, содержащий первый и второй элементы И, первый и второй триггеры и схему сравнения, первый и второй выходы неравенства которой соответственно подключены к первому входу первого элемента И блока управления движением головки и первому входу второго элемента И блока управления движением головки, второй вход которого соединен с вторым входом первого элемента И блока управления движением головки и первым уп" равляющим входом блока. выделения и идентификации символа, выходы первого и второго элементов И блока управления движением головки соединены соответственно с входом установки в единицу первого триггера блока управления движением головки и входом установки в единицу второго триггера блока управления движением головки, вход установки в ноль которого соединен с входом установки в ноль первого триггера блока управления движением головки и входом начала. дорожки устройства, выходы первого и второго триггеров блока управления движением головки соединены соответственно с первым и вторым выходами управления внешним накопителем дорожек устройства,выход равенства схемы сравнения соединен с первым управляющим входом блока вьделения и идентификации символа, шесть триггеров, девять элементов И, пять элементов ИЛИ, элемент НЕ,счетчик и генератор импульсов и блок связи с процессором, содержащий четыре триггера, четыре элемента И и коммутатор, выход которого соединен с входом установки в единицу первого триггера блока связи с процессором, выход которого соединен с первыми входами первого, второго и третьего элементов И блока связи с процессором и с выходом управления началом загрузки процессора устройства, второй вход первого элемента И блока связи с процессором соединен с нулевым выходом второго триггера блока связи с процессором, информационный вход которого соединен с выходом первого элемента И блока связи с процессором, входы синхронизации второго и третьего триггеров блока связи с процессором соединены с вторыми входами второго и третьего эле-! ментов И блока связи .с процессором и ,входом синхронизации устройства,третий вход второго элемента И блока связи с процессором соединен с единичным выходом третьего триггера блока связи с процессором, нулевой выход и информационный вход которого соединены с третьим входом третьего элемента И блока связи с процессором, выход которого соединен с первым входом первого элемента ИЛИ блока управления памятью, выход второго элемента И блока связи с процессором соединен с выходом управления передачей данных устройства,, единичный выход второго триггера блока связи с процессором соединен с первым входом второго элемента ИЛИ блока управления памятью, первый и второй информационные входы коммутатора блока связи с процессором соединены соответственно с входом начальной . установки ручного режима работы устройства и с выходом четвертого элемента И блока связи с процессором, первый и второй входы которого соединены соответственно с выходом переполнения счетчика символа и с выходом четвертого триггера блока связи с процессором, информационный вход и вход синхронизации которого соединеHbl соответственно с информационным выходом регистра сдвига и с четвертым управляющим выходом блока ныпеления и идентификации символа, управляющий вход комет" ора блока связи

45

1119019 первый и второй информационные входы схемы сравнения соединены соответственно с информационным выходом регистра сдвига и с информационным выходом счетчика адреса дорожки, информационный вход которого соединен с входом начального адреса дорожки устройства, счетный вход счетчика адреса дорожки соединен с выходом переполнения счетчика символов и вхо- 10 дом сброса, блока выделения и идентификации символа, счетный вход счетчика символов соединен с выходом вьделения символа блока вьделения и идентификации символа, второй 15 управляющий выход которого соединен с входом записи регистра данных, информационный вход которого соединен с информационным выходом регистра сдвига, выход старшего разряда которого соединен с информационным входом блока выделения и идентификации символа, третий управляющий выход которого соединен с входом начальной установки регистра сдвига и входом установки в ноль второго триггера блока вьделения временных битов и битов данных, информационный вход которого соединен с выходом первого триггера блока вьделения временных битов и битов данных, вход установки в ноль которого соединен с первым выходом блока синхронизации и входом сдвига регистра сдвига, информационный вход которого соединен с выходом второго триггера блока вьделения временных битов и битов данных, вход синхронизации которо-— го соединен с первым входом синхронизации блока выделения и идентифи40 кации символа и вторым выходом блока синхронизации, третий выход которого соединен с вторым входом синхронизации блока вьделения и идентификации символа и с первым входом установки .в единицу первого триггера блока вьделения временных битов и битов данных, второй вход установки в единицу которого соединен с информационным входом устройства и входом запуска блока синхрониза50 ции, четвертый и пятый выходы которого соединены соответственно с третьим и четвертым входами синхронизации блока вьделения и идентификации символа, введены коммутатор данных, блок памяти, счетчик а-.реса памяти, регистр данных памяти, блок управления памятью, содержащий

1119 19 е процессором соединен с входом признака ручного режима устройства, с управляющим входом коммутатора данных и с первыми входами первого, втдрого и третьего элементов И бло" ка управления памятью, вход установки в ноль четвертого триггера блока связи с процессором соединен с выходом переполнения счетчика адреса памяти, вход записи регистра данных 1О памяти соединен с выходом четвертого элемента И блока управления памятью, первый прямой вход которого соединен с выходом третьего элемента ИЛИ блока управления памятью, с информацион- 1g ным входом первого триггера блока управления памятью и вторым входом второго элемента ИЛИ блока управления памятью, выход которого соединен с инверсным входом четвертого рб элемента ИЛИ блока управления памятью и входом синхронизации второго триггера блока управления памятью, выход которого соединен с входом установки в ноль третьего триггера блока р5 управления памятью и с прямым входом четвертого элемента ИЛИ блока управления памятью, выход которого соединен с первым входом пятого элемента И блока управления памятью, вто- ЗО рой вход которого соединен с нулевым выходом третьего триггера блока управления памятью, информационный вход которого соединен с выходом генератора импульсов блока управления памятью, с информационными входами четвертого, пятого и шестого триггеров блока управления памятью и через элемент НЕ блока управления памятью с информационным входом вто- 4 рого,.триггера блока управления памятью, вход установки в единицу которого соединен с выходом шестого элемента И блока управления памятью и входами установки в ноль четверто- 4 го и пятого триггеров блока. управления памятью, выход пятого элемента И блока управления памятью соединен с входом установки в ноль счетчика блока управления памятью, счетный вход которого соединен с шестым выходом блока синхронизации, вторым прямым входом четвертого элемента И блока управления памятью и с первыми прямыми входами шестого, седьмого и восьмого элементов И и блока управ55 ления памятью, первый информационный выход счетчика блока управления памятью соединен с первыми инверсными, входами четвертого и восьмого элементов И блока управления памятью и вторыми прямыми входами шестого и седьмого элементов И блока управления памятью, второй информационный выход счетчика блока управления памятью соединен с третьим прямым входом четвертого элемента И блока управления памятью, с вторыми инверсными входами седьмого и восьмого элементов И блока управления памятью и с инверсным входом шестого элемен- . та И блока управления памятью, третий информационный выход счетчика блока управления памятью соединен с вторыми инверсными входами четвертого и седьмого элементов И блока управления памятью, с вторым прямым входом восьмого элемента И блока управления памятью и с третьим прямым входом шестого элемента И блока управления памятью, выход седьмого элемента И блока управления памятью соединен с входами синхронизации первого, третьего и шестого триггеров блока управления памятью, выход восьмого элемента И блока управления памятью соединен с входами установки в ноль первого и шестого триггеров блока управления памятью и с первым входом девятого элемента И блока управления памятью, второй вход которого соединен с пятым управляющим выходом блока выделения и идентификации символа и с первым входом третьего элемента ИЛИ блока управления памятью, второй вход которого соединен с выходом пятого триггера бпока управления памятью, вход синхронизации которого соединен с выходом второго элемента И блока управления памятью, второй вход которого соединен с входом управления записью символа устройства и первым входом пятого элемента ИЛИ блока управления памятью, второй вход которого соединен с входом управления считыванием символа устройства и с вторым входом третьего элемента И блока управления памятью, выход которого соединен с входом синхронизации четвертого триггера блока управ-. ления памятью, выход которого соединен с третьим входом второго элемента ИЛИ блока управления памятью,выход девятого элемента И блока управления памятью соединен с вторым вхоI дом первого элемента ИЛИ блока управления памятью, выход которого

1119019 1О

f0

35

45

55 соединен со счетным входом счетчикаадреса памяти, выходы первого и шестого триггеров блока управления памятью соединены соответственно с входом записи блока памяти и входом чтения блока памяти, выход пятого элемента ИЛИ блока управления памятью соединен с вторыМ входом первого элемента И блока управления памятью, выход которого соединен с входом разрешения записи счетчика адреса памяти, информационный выход которого соединен с адресным входом блока памяти, информационный вход которого соединен с выходом коммутатора данных первый и второй инЭ формационные входы которого соединены соответственно с входом данных устройства и с выходом регистра данных, информационный вход счетчика адреса памяти соединен с входом адреса данных устройства, выход памяти через регистр данных соединен с информационным выходом устройства, причем блок вь1целения и идентификации символа содержит три триггера, семь элементов И и элемент ИЛИ-НЕ,первый вход которого соединен с первыми входами первого, второго и третьего элементов И и с единичным выходом первого триггера, нулевой выход которого соединен с первым входом четвертого элемента И, выход которого соединен с информационным входом второго триггера, единичный выход которого соединен с первым входом пятого элемента И, с вторым входом элемента ИЛИ-НЕ и с первым входом установки в единицу первого триггера, второй вход установки в единицу которого соединен с третьим входом синхронизации блока и с первым входом шестого элемента И, второй вход которого соединен с вторыми входами первого, второго и пятого элементов И, с выходом третьего триггера и вторым входом четвертого элемента И, вход синхронизации второго ..триггера соединен с третьими входами второго и пятого элементов И и вторым входом синхронизации блока, нулевой выход второго триггера соединен с вторым входом третьего элемента И, третий вход которого соединен с третьим управляющим выходом блока, с выходом шестого элемента И и с первым входом седьмого элемента И, второй вход и выход которого соединены соответственно с выходом элемента ИЛИ-НЕ и с первым управляющим выходом блока, третий вход первого ,элемента И соединен с четвертым входом синхронизации блока и входом синхронизации третьего триггера, информационный вход которого. соединен с информационным входом блока, вход установки в ноль третьего триггера соединен с первым входом синхронизации блока, третий вход четвертого элемента И и вход установки в ноль первого триггера соединены соответственно с первым управляющим входом блока .и входом сброса блока, второй, четвертый и пятые управляющие выходы блока соединены соответственно с выходом второго элемента И, с выходом пятого элемента И и выходом третьего элемента И, выход первого элемента И соединен с выходом выделения символов блока.

Кроме того, блок синхронизации содержит десять элементов И, четыре триггера, два генератора импульсов, элемент ИЛИ и счетчик, первый информационный выход которого соединен с первым инверсным входом первого эле мента И, с первыми прямыми входами второго, третьего и четвертого элементов И и с инверсным входом пятого элемента И, второй информационный выход счетчика соединен с вторым инверсным входом первого элемента И, с первым инверсным входом второго элемента И, с вторыми прямыми входами третьего и четвертого элементов И, с инверсным входом шестого элемента И, и с первым прямым входом пятого элемента И, выход которого соединен с четвертым выходом блока, третий информационный выход счетчика соединен с третьим инверсным входом первого элемента И, с вторым инверсным входом второго элемента И, с инверсным входом третьего элемента И, с прямым входом шестого элемента И, с вторым прямым входом пятого элемента И и с третьим прямым входом четвертого

:элемента И, выход первого генератора импульсов соединен с входом синхронизации первого триггера, с прямым входом первого элемента И, с вторым прямым входом второго элемента И и с третьим прямым входом пятого элемента И, с инверсными входами четвертого и седьмого элементов И и с первыми входами восьмого, девятого и десятого элементов И,вто11 11190 рой вход десятого элемента И соеди= нен с выходом первого триггера,входы установки в ноль и в единицу которого соединены с выходом второго генератора импульсов, первый прямой вход седьмого элемента И соединен с нулевым выходом второго триггера, единичный выход которого соединен с входом установки в единицу третьего триггера, единичный и нулевой вы- 10 ходы которого соединены соответственно с вторым входом восьмого элемента И и с,вторым входом девятого элемента И, выход которого соединен с входом установки в единицу счетчика, счетный вход которого соединен с выходом восьмого элемента И и с входом установки в ноль четвертого триггера, нулевой выход которого соединен с входом установки в ноль второго триггера, первый вход установки в едицину которого соединен с вторым выходом блока, с единичным выходом четвертого триггера и с вторым прямым входом седьмого элемен- 25 та И, выход которого соединен с входом установки в ноль третьего триггера, выход четвертого элемента И соединен с входом установки в единицу четвертого триггера, выхо- ЗО ды третьего и шестого элементов И соединены соответственно с первым и вторьв» входами элемента ИЛИ, выход которого соединен с третьим выходом блока, второй вход установки, в единицу второго триггера соединен с входом запуска блока, первый, пятый и шестой выходы блока соединены соответственно с выходом первого элемента И, с выходом второго элемента И и свыходом десятого элемента И.

На фиг. 1 изображена схема устройства управления загрузкой микропрограмм; на фиг. 2 - схема блока синхронизации; на фиг. 3 - схема блока управления памятью; на фиг. 4— схема блока выделения и идентификации символа; на фиг. 5 — схема блока связи с процессором; на фиг. 6— схема блока управления движением головки, на фиг. 7 — схема блока выделения временных битов и битов данных на фиг. 8 — временная диаграмма работы блока синхронизации; на фиг. 9 — временная диаграмма работы

5S блока управления памятью в режиме записи; на фиг. 10 — временная диаграмма работы блока управления памятью в режиме чтения.

19 12

Устройство управления загрузкой микропрограмм (фиг. 1) содержит блок 1 выделения временных битов и битов данных, блок 2 синхронизации, регистр 3 сдвига, регистр 4 данных, блок 5 выщеления и идентификации символа, счетчик 6 символов, счетчик 7 адреса дорожки, блок 8 управления движением головки, коммутатор 9, блок памяти 10, счетчик 11 адреса памяти, регистр 12 данных памяти, блок 13 управления памятью, блок 14 связи с процессором, информационный вход 15, вход 16 начала дорожки, вход 17 начальнбго адреса дорожки, вход 18 признака ручного режима, вход 19 синхронизации, вход 20 данных, адресный вход 21, вход 22 управления записью символа, вход 23 управления считыванием символа, вход 24 начальной установки ручного режима работы, первый 25 и второй 26 выходы управления внешним накопителем дорожек, выход 27 управления передачей данных, выход 28 управления начальной загрузкой процессора, информационный выход 29.

Блок синхронизации (фиг.2) предназначен для выработки синхронизирующих сигналов, управляющих работой устройства и содержит счетчик 30, второй 31, третий 32, четвертый

33 и первый 34 триггеры, седьмой 35, восьмой 36, девятый 37, первый 38, второй 39, третий 40, шестой 4 1,пятый 42, четвертый 43 и десятый 44 элементы И, элемент ИЛИ 45, первый

46 и второй 47 генераторы импульсов, первый 48, третий 49, второй

50, пятый 51, четвертый 52 и шестой

53 выходы.

Блок 13 управления памятью (фиг.3) предназначен для выработки управляющих сигналов, необходимых для работы памяти и счетчика адреса памяти, и содержит первый 54, шестой 55, пятый 56, четвертьп» 57, второй 58, третий 59 триггеры,девятый 60, пятый 61, первый 62, второй 63, третий 64, четвертый 65, восьмой 66, седьмой 67, шестой 68 элементы И, первый 69, третий 70, второй 71, четвертый 72, пятый 73 элементы ИЛИ, элемент HE 74, генератор 75 импульсов, счетчик 76, входы 77-79, выходы 80-84.

Блок 5 выделения и идентификации символа (фиг.4) предназначен для отделения одного символа от другога

1119019 и определения типа символа — управляющий илн данные. Он содержит вто-, рой 85, первый 86, третий 87 триггеры, первый 88, второй 89, пятый

90, шестой 91, третий 92, седьмой 93, четвертый 94 элементы И, элемент ИЛИ

95, входы 96-98 блока, выходы 99-103.

Блок 14 связи с процессором (фиг.5) предназначен для определения окончания передачи информации 10 из пультового накопителя в память устройства управления загрузкой микропрограмм и для выработки управляющих сигналов интерфейса между процессором и устройством управле- 15 ния загрузкой. Блок 14 связи с процессором содержит четвертый 104, первый 105, третий 106 и второй 107 триггеры, четвертый 108, первый 109, второй 110, третий 111 элементы И и 20 коммутатор 112, входы 113-115.

Блок 8 управления движением головки (фиг.б) предназначен для сравнения текущего адреса дорожки с заданным и для выдачи в пультовой накопитель по результатам сравнения команд "Шаг назад" или "Шаг вперед".

Он содержит первый 116 и второй 117 элементы И, первый 118, второй 119 триггеры, схему сравнения 120, 30 входы 121 122.

Блок 1 выцеления временных битов данных (фиг.7) предназначен для отделения временных битов от битов.данных и содержит первый 123 и второй

124 триггеры, выход 125.

Регистр 3 сдвига предназначен для приема информации с пультового накопителя и преобразования ее из последовательного кода в параллельный. 40

Регистр 4 данных предназначен для записи в память данных, считанных с пультового накопителя.

Счетчик 6 символов предназначен для подсчета количества символов, считанных с одной дорожки пультового накопителя.

Счетчик 7 адреса дорожки предназначен для указания адреса дорожки, с которой необходимо считывать информацию в данный момент времени.

Коммутатор 9 состоит иэ элементов И-ИЛИ и предназначен для выбора источника записываемой в память информации: вход 20 усгройства или регистр 4 данных.

Блок памяти 10 предназначен для хранения и оперативного изменения информации, считанной с пультового накопителя.

Счетчик 11 адреса памяти предназначен для задания адреса, по которому производится обращение к памяти.

Регистр 12 данных памяти предназначен для приема данных, считан» ных нэ блока памяти и передачи их в загружаемый процессор.

Устройство управления загрузкой микропрограмм (фиг.1) работает в двух режимах: автоматическом и ручном. В автоматическом режиме устройство управления загрузкой микропрограмм осуществляет считывание массива микропрограмм, записанного на носителе {гибком магнитном диске или магнитной ленте) и передачу его в загружаемый процессор. В ручном режиме устройство управления загрузкой микропрограмм позволяет изменять массив микропрограмм в загружаемом процессоре путем записи с пульта управления одной или нескольких микрокоманд в память устройства управления загрузкой микропрограмм и последующей передачи содержимого памяти s загружаемый процессор.

В автоматическом режиме устройство работает следующим образом. Символы данных, записанные на носителе, имеют следующий формат. Перед каждым символом, содержащим и битов, стоит стартовый бит, который всегда равен 1. Символы располагаются на дорожке носителя друг за друroM, без промежутков. Всего на доГб рожке имеется 2 +1 символов. В начале и в конце дорожки записаны нули, поэтому первый единичный бит, рас-. положенный в начале дорожки, явхрется стартовым. Следующие за ним и битов являются информационными, после них записан стартовый бит и h информационных битов и т.д.

В начале считывания каждой дорожки на второй вход 16 устройства поступает .из пультового накопителя управляющий импульс, устанавливающий блок 8 управления движением головки в исходное состояние. По инфор« мационному входу 15 устройства в блок 1 выделения временных битов и битов данных и в блок 2 синхронизации поступают временные импульсы, которые запускают блок 2 синхронизации. Блок 2 синхронизацни вырабаты11! 9019

16

15 вает синхросигналы, которые поступают в блок 1 вьщеления временных битов и битов данных в регистр 3 сдвига, в блок 5 вьщеления и идентификации символов и в блок 13 управления памятью. IIo этому же входу

15 в промежутке между временными импульсами поступают импульсы данных, Наличие импульса после временного бита говорит о том,,что соответствую- 1О щий бит данных равен единице, отсутствие Импульса говорит о том, что соответствующий бит данных равен нулю. Блок 1 вьщеления временных битов и битов данных отделяет импульсы 15 данных от временных. Биты данных поступают с выхода блока 1 выделения временных битов и битов данных на информационный вход регистра 3 сдвига.

На вход сдвига регистра 3 сдвига 20 подается с первого выхода 48 блока 2 синхронизация синхросигнала СИ1, по прохождении которого происходит сдвиг информации на одну позицию.

Регистр 3 сдвига состоит из ь +1 раз-25 рядов. В и разрядов вдвигаются биты данных, в (+1}-й разряд вдвигается стартовый бнт. Наличие единицы в (и+1)-м разряде означает то, что в регистре 3 сдвига имеется пол- зО ный символ.

Первый символ является управляющим и содержит адрес дорожки и признак последней дорожки массива.

Следующие 2 символов являются данМ ными.

Блок 5 вьщеления и идентификации символа определяет момент, когда в регистре 3 сдвига имеется полный символ, а также тип символа - уп40, равляющий или данные. В зависимости от типа символа блок 5 вьщеления и идентификации символа разрешает занесение символа- в регистр 4 данных или со своего выхода 99 вьщает 45

1 в блок 14 связи с процессором сигнал, устанавливающий триггер 104 оследней дорожки блока 14 связи с процессором, если в управляющем сим" воле имеется соответствующий признак.5О

После вьщеления символа блок 5 выделения и идентификации символа с своего .выхода 103 вццает в блок 1 вццеления временных битов и битов данных и в регистр 3 сдвига сигнал 55 сброса, который служит для отделения одного символа от другого. Кроме того, вьщелив управляющий символ, блок 5 вьщеления и идентификации символа со своего выхода 102 вьщает в блок 8 управления движением головки разрешающий сигнал на сравнение адреса дорожки из счетчика 7 адреса дорожки с адресом дорожки из регистра 3 сдвига. В зависимости от результата сравнения блок 8 управления движением головки вьщает один из сигналов "Шаг назад", "Шаг вперед", которые поступают соответственно с первого 25 или второго 26 выходов устройства в пультовой накопитель, или вырабатывает сигнал сравнения, который с выхода 96 блока 8 управления движением головки поступает на первый управляющий вход блока 5 вьщеления и идентификации символа. Вьщелив символ данных, блок

5 вьщеления и идентификации символа со своего выхода выделения символов

101 вьщает сигнал в,счетчик 6 символов на увеличение содержимого счетчика 6 символов на единицу, а со своего второго управляющего выхода

100 вьщает сигнал в регистр 4 данных, разрешающий занесение данных нз регистра 3 сдвига в регистр 4 данных.

Данные с выхода регистра 4 данных поступают на информационный вход коммутатора 9. Со своего пятого управляющего выхода 77 блок 5 вьщеления и идентификации символа вьщает в блок 13 управления памятью строб записи, разрешающий запись содержимого регистра 4 данных в блок памяти

10. Получив строб записи, блок 13 управления памятью со своего входа

81 вьщает в блок памяти 10 сигнал

"Запись" а. со своего выхода 82 сигнал выборки, по которому данные с выхода коммутатора 9 записываются в блок памяти 10 по адресу, подаваемому с информационного выхода счетчика

11 адреса памяти на адресный вход блока памяти 10 в конце записи символа блок 13 управления памятью выдает со своего выхода 80 сигнал в счетчик 11 адреса памяти на увеличение содержимого последнего на единицу. Таким образом в блок памяти 10 устройства Загрузки микропрограмм записывается один символ данных.

Счетчик 6 символов считает принятые символы данных. Он содержит m разрядов. В начальном состоянии содержимое счетчика 6 символов равно нулю. После приема 2 символов данl8

17

1119019

40 ных счетчик 6 символов снова сбрасыва ется в нулевое состояние и вырабатывает сигнал переноса, который поступает на счетный вход счетчика 7 адреса дорожки для увеличения адреса дорожки на единицу и на вход сброса блока 5 выделения и идентификации символа для сброса его в исходное состояние.

Счетчик 7 адреса дорожки служит для указания адреса дорожки, с которой необходимо считывать информацию в данный момент времени. В начале загрузки микропрограмм- с входа 17 устройства в счетчик 7 адреса дорожки заносится начальный адрес дорожки, начиная с которого располагается загружаемый массив микропрограмм. В дальнейшем содержимое счетчика 7 адреса дорожки увеличивается на единицу сигналом переноса счетчика 6 символов, поступающим на счетный вход счетчика 7 адреса дорожки.

Если установлен триггер 104 последней дорожки блока 14 связи с процессором, то по сигналу переноса с выхода счетчика 6 символов блок 14 связи с процессором через выход 23 устройства передает в загружаемый процессор сигнал разрежения загрузки, сообщающий процессору о начале загрузки массива данных.

Для синхронной передачи данных в процессор последний через вход 19 устройства передает в блок l4 связи с процессором синхроимпульсы. Принимая синхроимпульсы от процессора, блок 14 связи с процессором со своего входа ?8 выдает в блок .13 управления памятью сигнал запуска,по которому блок 13 управления памятью вырабатывает последовательность управляющих сигналов, необходимых для выполнения операции считывания данных из блока памяти 10. Приняв сигнал запуска, блок 13 управления па,мятью со своего выхода 82 выпает сигнал выборки в блок памяти 10, а счетчик 11 адреса памяти, начальное состояние которого равно нулю,со своего информационного выхода подает в блок памяти 10 адрес считываемого символа данных. Считанный символ дан ных с выхода блока памяти 10 запомиl нается в регистр 12 данных памяти по синхросигналу, поступающему на синхровход регистра 12, с входа 83 блока 13 управления памятью. Данные с выхода регистра 12 данных памяти

tO

5S через выход 29 устройства поступают в загрузочный процессор. Одновременно блок 14 связи с процессором через выход 27 устройства передает в процессор импульс передачи, по которому осуществляется прием символа данных, а со своего входа 79 передает в блок 13 управления памятью сигнал, по которому блок 13 управления памятью со своего выхода 80 выдает в счетчик 11 адреса памяти сигнал на увеличение содержимого последнего на единицу. После того, как все содержимое блока памяти 10 передано в загружаемый процессор, счетчик 11 адреса памяти переходит в нулевое состояние и формирует сигнал переноса, который поступает с выхода переноса счетчика 11 адреса памяти в блок 14 связи с процессором и сбрасывает последний в исходное состояние.

При этом на выходе 28 устройства снимается сигнал разрешения загрузки, что служит загружаемому процессору признаком окончания загрузки.

В случае необходимости оперативного изменения микропрограмм в памяти загружаемого процессора используется ручной режим работы устройства. Сначала исправляемая микрокоманда или несколько микрокоманд вводятся в блок памяти 10 устройства, затем содержимое памяти передается в процессор.

Ручной режим работы задается подачей на вход 18 устройства потенциала "1", поступающего на управляющий вход коммутатора 9 и на управляющие входы блока 13 управления памятью и блока 14 связи с процес-, сором. При выполнении операций записи или чтения на вход 20 устройства подается код микрокоманды,который поступает на первый информационный вход коммутатора 9. При записи на входе 22 устройства устанавливается потенциал " 1", при наличии которого блок l3 управления памятью со своего входа 84 выдает в счетчик

11 адреса памяти сигнал занесения адреса микрокоманды, по которому адрес данной микрокоманды, поступающий на вход 21 устройства, заносится в счетчик 11 адреса памяти. С информационного выхода счетчика 11 адреса памяти адрес микрокоманды подается на адресный вход блока памяти 10. Затем со своего выхода 81 блок 13 управления памятью выдает в

l9 1119 блок памяти 10 сигнал, разрешающий запись, а со своего выхода 82 вьщает в блок памяти 10 сигнал выборки, по которому микрокоманда с выхода коммутатора 9 записывается в блок памяти 10.

При выполнении операции чтения на выходе 23 устройства устанавливается потенциал "1", при наличии которого блок 13 управления памятью со своего выхода 84 вьщает в счетчик 11 адреса памяти сигнал занесения адреса микрокоманд, по которому адрес микрокоманды, поступающий на вход 21 устройства, заносится в

15 счетчик 11 адреса памяти. С информационного выхода счетчика 11 адреса памяти адрес микрокоманды подается на адресный вход блока памяти 10.

Затем со своего выхода 82 блок 13 управления памятью выдает в блок памяти 10 сигнал выборки, и считанная микрокоманда с выхода памяти 10 заносится в регистр 12 данных памяти по управляющему сигналу, поступающему с выхода 83 блока управления памятью на вход записи регистра 12 данных памяти.

Для передачи содержимого блока памяти 10 в процессор на вход

24 устройства подается единичный сигнал, по которому блок 14 связи с процессором формирует сигнал разрешения загрузки, поступающий с выхода 28 устройства в процессор. Принимая с входа 19 устройства синхроимпульсы процессора, блок 14 связи с процессором организует передачу данных из блока памяти 10 в загружаемый процессор таким же образом, как

40 и в автоматическом режиме.

Блок 2 синхронизации (фиг.2) работает следующим образом (см,фиг.8, на которой показана временная диаграмма работы блока 2 синхрониза ции). В начальный момент времени второй 31 и третий 32 триггеры сброшены, четвертый триггер 33 установлен, а все разряды счетчика 30 находятся в единичном состоянии.По временному импульсу, поступающему из пультового накопителя через вход

1S устройства на вход блока, и по установленному триггеру 33 устанавливается триггер 31. По установленному триггеру 31 устанавливается триггер 32. По установленному триггеру 32 и сигналу с генератора 46 импульсов, который вырабатывает

О19 20 серию импульсов со скважинностью 1, l элемент И 36 вырабатывает сигнал, который сбрасывает триггер. 38 и разрешает увеличение содержимого счетчика 30 на единицу. По сброшенному триггеру 33 сбрасывается триггер 31. Все время, пока установлен триггер 32, по сигналам с генератора 46 импульсов счетчик 30 увеличивает свое содержимое на единицу. По отсутствию сигналов на всех выходах счетчика 30 и по наличию сигнала на выходе генератора 46 импульсов элемент И 38 вырабатывает синхросигнал СИ1, который через первый выход 48 блока поступает в блок 1 и на вход регистра 3 сдвига. По отсутствию сигналов на втором и третьем выходах счетчика 30 и по наличию сигналов на первом выходе счетчика 30 и на выходе генератора

46 импульсов элемент И 39 вырабатывает синхросигнал СИ2, который через пятый выход 51 блока поступает в блок 5 выделения и идентификации символа. По наличию сигналов на первом и втором выходах счетчика 30 и при отсутствии сигнала на третьем выходе счетчика 30 или при наличии сигнала на третьем выходе счетчика

30 и отсутствию сигнала на втором выходе счетчика 30 третий 40 и шестой 41 элементы И и элемент ИЛИ 45 вырабатывают синхросигнал СИЗ, который с третьего выхода 49 блока поступает в блок 1 и в блок 5 вьщеления и идентификации символа. Ло наличию сигналов на втором и третьем выходах счетчика 30 и выходе генератора 46 импульсов и по отсутствию сигнала на первом выходе счетчика

30 элемент И 42 вырабатывает синхросигнал СИ4, который через четвертый выход 52 блока поступает в блок 5 вьделения и идентификации символа. По наличию сигналов на первом, втором и третьем выходах счетчика

30 и отсутствию сигнала на выходе генератора 46 импульсов элемент И 43 вырабатывает сигнал установки триггера 33. Установленньм триггер 33 вьщает через второй выход 50 блока синхронизирующий сигнал СИ5, .который поступает в блок 1 и блок 5 выделения и идентификации символа.

По единичному состоянию триггера 33, нулевому состоянию триггера 31 и отсутствию сигнала с выхода генератора 46 импульсов элемент И 35 вы1119019

50 рабатывает сигнал сброса триггера

32. По нулевому состоянию триггера

32 и по сигналу с выхода генератора

46 импульсов элемент И 37 вырабатывает сигнал, который устанавливает все разряды счетчика 30 в единицу.

Одновременно нулевое состояние триггера 32 запрещает выработку сигнала счета элементом И 36.

Для выработки синхросерии импуль- 10 сов, необходимой для работы блока 13 управления памятью, используется делитель частоты, вклк ающий в себя генератор импульсов 47, триггер 34 и элемент И 44. Генератор 47 импуль- 15 сов вырабатывает импульсы, поступающие на входы триггера 34. Каждьй раз по заднему фронту сигнала, пос: тупающего с выхода генератора импульсов 46 на синхровход триггера 34, 20 последний изменяет свое состояние.

При наличии сигналов на выходе триггера 34 и на выходе генератора им пульсов 46 элемент И 44 вырабатывает серию импульсов СИП со скважностью 25

1/3, которая через шестой выход 53 блока поступает в блок 13 управления памятью.

Блок 13 управления памятью

{фиг.3) работает следующим образом (см.фиг. 9 и 10, на которых показана временная диаграмма работы блока 13 управления памятью). В исходном состоянии первьй 54, шестой 55, пятьй 56, четвертьй 57 и третий 59 35 триггеры сброшены, второй триггер

58 установлен, а все разряды счетчика 76 находятся в нулевом состоянии.

Генератор 75 импульсов вырабатывает на своем выходе импульсы, которые 40 поступают на информационные входы триггера 55, триггера 56, триггера 57, триггера 59 и на вход элемента НЕ 74. Запуск блока 13 управления памятью осуществляется при 45 наличии на одном из входов элемента ИЛИ 71 единичного сигнала, устанавливаемого в следующих случаях.

1. В автоматическом режиме при записи информации в блок памяти 10 (см. фиг.9, на которой показана временная диаграмма записи). В этом случае с пятого управляющего выхода блока 5 выделения и идентификации символа на вход 77 блока 13 55 управления памятью поступает сброс записи, который через элемент ИЛИ 70 поступает на вход элемента ИЛИ 71.

2. При считывании информации из блока .памяти (см. фиг. 10, на которой показана временная диаграмма считывания). В этом случае с выхода блока 14 связи с процессором через вход 78 блока 13 управления памятью на вход элемента ИЛИ 7 1 поступает сигнал запуска.

3. В ручном режиме (единичный сигнал на входе 18 блока) при появлении на входе 22 блока сигнала sanucu символа или- на входе 23 блока сигнала считывания символа. При этом при записи по переднему фронту сигнала записи, поступающему с входа 22 блока через элемент И 63, устанавливается триггер 56, единичный сигнал с выхода этого триггера через элемент ИЛИ 70 поступает на второй вход элемента ИЛИ 71. При чтении по переднему фронту сигнала чтения, поступающему с входа 23 блока через элемент 64, устанавливается триггер 57, единичный сигнал с выхода которого поступает на третий вход элемента ИЛИ 71.

При считывании или записи в ручном режиме элемент И 62 вырабатывает сигнал занесения адреса, который поступает на вход записи счетчика

11 адреса памяти, разрешая занесение в него адреса, поступающего со входа

21 устройства.

Поскольку на информационный вход триггера 58 подается с выхода элемента НЕ 74 нулевой сигнал, то по вырабатываемому единичному сигналу, поступающему с выхода элемента ИЛИ

71 на синхровход триггера 58, последний сбрасывается в нулевое состояние. По сброшенному триггеру 58 элемент ИЛИ 72 вырабатывает нулевой сигнал, поступающий на первый вход элемента И 61, на выходе которого также устанавливается нулевой сигнал, снимающий условие сброса счетчика 76. По прохождению каждого синхроимпульса, поступающего на вход

53 блока, счетчик 76 увеличивает свое содержимое на единицу. По отсутствию сигналов на втором и третьем выходах счетчика 76 и по наличию сигналов на первом выходе счетчика 76 и входе 53 блока элемент И

6? вырабатывает синхросигнал СИП1.

В случае чтения по синхросигналу

СИП1 устанавливается триггер 55 а в случае записи устанавливаются

23 1 триггер 54 и триггер 55, При установленном триггере 54 вырабатывается сигнал записи, передаваемый с выхода 81 блока в блок памяти 10 устройства, а при установленном триггере 55 в блок памяти 10 устройства передается сигнал выборки с выхода 82 блока. По синхросигналу СИП1 устанавливается также триггер 59, нулевой выход которого соединен с вторым входом элемента И 6 1.

Поэтому пока тригrep 59 находится в единичном состоянии, сброс счетчика 76 запрещается. При отсутствии сигналов на первом, третьем выходах счетчика 76 и на выходе элемента ИЛИ 70 и при наличии сигналов на втором выходе счетчика 76 и входе

53 блока элемент И 65 вырабатывает синхросигнал СИП2, поступающий с выхода 83 блока в регистр 12 данных памяти. При отсутствии сигналов на первом, втором выходах счетчика 76 и при наличии сигналов на третьем выходе счетчика 76 и входе 53 блока элемент И 66 вырабатывает синхросигнал СИПЗ, по которому сбрасываются триггер 54, если он бып установлен, и триггер 55. При наличии на входе 77 блока строба записи синхросигнал СИПЗ через элемент И 60 и элемент ИЛИ 69 поступает на выход

80 блока и далее на счетный вход счетчика 11 адреса памяти для увеличения его содержимого на единицу.

В режиме чтения наращивание содержимого счетчика 11 адреса памяти происходит по сигналу, вырабатываемому элементом ИЛИ 69 из сигнала, поступающего на вход 79 блока.

При наличии сигналов на входе 53 блока, первом и третьем выходах счетчика 76 и отсутствию сигнала на, втором выходе счетчика 76 элемент И

68 вырабатывает синхросигнал СИП4, являющийся условием сброса пятого

56 и четвертого 57 триггеров и условием установки триггера 58. По установленному триггеру 58 на выходе элемента ИЛИ 72 устанавливается единичный сигнал. Затем сбрасывается тряггер 59, на нулевом выходе которого также устанавливается единичный сигнал. При этом со своего выхода элемент И 61 вырабатывает единичный сигнал, поступающий на вход установки в ноль счетчика 76.

Счетчик 76 сбрасывается в блок 13

119019

24 управления памятью, возвращается в исходное состояние.

Блок 5 выделения и идентификации символа (фиг.4) работает следующим образом. По заднему фронту синхросигнала СИ1 происходит сдвиг информации в регистре 3 сдвига на одну позицию. Наличие единицы в (n+ 1)-м разряде говорит о том, что в регист- ре 3 имеется полный символ. Поэтому при наличии единицы в (п+1)-м разряде регистра 3, поступающей с выхода регистра 3 через вход 97 блока 5 выделения и идентификации символа на информационный вход триггера 85, по переднему фронту синхросигнала

СМ2, поступающему на вход 51 блока, устанавливливается триггер 85.Пер" вый символ является управляющим.

В нем имеется адрес текущей дорожки.

В случае совпадения адреса текущей дорожки с искомым блок 8 управления движением головки вырабатьвает разрешающий сигнал, который поступает на вход 96 блока 5 выделения и идентификации символа . Так как в. начальный момент времени триггер

87 находится в нулевом состоянии, то на выходе элемента И 88 имеется состояние и по переднему фронту синхросигнала СИЗ, поступающему на выход 49 блока, устанавливается триггер 86. По установленному второму 85 и первому 86 триггерам и по синхросигналу СИЗ элемент И 91 вырабатывает сигнал занесения управляющего символа, который с выхода 99 блока 5 выделения и идентификации символа поступает на вход 99

40 блока 14 связи с процессором. По установленному триггеру 86 и по синхросигналу СИ4, поступающему на вход 52 блока, устанавливается триггер 87. По установленному триг45 геру 85 и по синхросигналу СИ4 элеI мент И 92 вырабатьвает сигнал, поступающий через выход 103 блока в блок

1 и регистр 3 для их сброса. Если блок 8 управления движением головки не вырабатывает разрешающего сигнала, поступающего на вход 96 блока 5 выделения и идентификации символа, первый 86 и третий 87 триггеры не устанавливаются. По сброшенному третьему 87 и первому 86 триггерам элемент ИЛИ 95 вырабатывает разрешающий сигнал, по единичному сигналу по выходу элемента И 92, элемент И

19019 26

25 11

94 вырабатывает управляющий сигнал,. который через выход 102 блока 5 выделения и идентификации символа поступает на вход 102 разрешения блока 8 управления движением головки.

По синхросигналу СИ5, поступающему на вход 50 блока, триггер 85 сбрасывается. Сброшенный триггер 85 запрещает выработку единичного сигнала элементом И 88. Поэтому по переднему фронту следующего синхросиг-, нала СИЗ, поступающему на вход 49 блока, триггер 86 сбрасывается, При наличии следующей единицы в (r+1)-м разряде регистра 3 по переднему фронту синхросигнала СИ2, поступающему на вход 51 блока, триггер 85 устанавливается вновь. При этом имеющийся в регистре 3 символ является символом данных. Установленный триггер 87 своим .нулевым выходом запрещает выработку единичного сигнала элементом И 88. Поэтому по синхросигналу СИЗ, поступающему на вход 49 блока, триггер 87 устанавливается. По установленным второму 85 и третьему 87 триггерам и синхроI сигналу СИ2 элемент И 89 вырабатывает сигнал, который через выход 101 блока 5 выделения и идентификации символа поступает на счетный вход счетчика 6 символов для увеличения

его содержимого на единицу. По установленному второму 85 и третьему 87 триггерам и синхросигналу СИЗ элемент И 90 вырабатывает сигнал, который через выход 100 блока 5 выделения и идентификации символа поступает на вход записи регистра 4 данных, разрешая занесение данных из регистра 3 в регистр 4 данных. По установленному второму 85 и третьему 87, сброшенному первому 86 триггерам и синхросигналу СИ4 элемент И 93 вырабатывает стробирующий сигнал, который через вход 77 блока поступает в блок 13 управления памятью и определяет начало записи символа данных в блок памяти 10 устройства.

Блок 14 связи с процессором (фиг.5) работает следующим образом.

В исходном состоянии четвертый 104, первый 105 и второй 107 триггеры сброшены, а третий триггер 106 делит на две частоту синхроимпульсов, которые поступают из загружаемого процессора на его синхровход через вход 19 блока. После того, как в регистре 3 сдвига сформирован J

55 управляющий символ, содержащий признак последней дорожки, на входе 114 блока, соединенном с информационным входом триггера 104, устанавливается единичный сигнал. При наличии единичного сигнала на информационном входе триггера 104 по переднему фронту сигнала, поступающего из блока 5 выделения и идентификации символа на вход 99 блока, триггер 104 устанавливается в единичное состояние. На вход 18 блока поступает признак ручного режима. В автоматическом режиме по сигналу переноса, поступающему с выхода счетчика 6 символов на вход 113 блока, при установленном триггере 104 через элемент И 108 и коммутатор 112 устанавливается триггер 105. В ручном режиме триггер 105 устанавливается по подаче единичноГо сигнала на вход

24 блока. Единичный сигнал с выхода триггера 105 поступает через выход

28 блока в процессор, сообщая ему о начале загрузки массива данных.

При установленном триггере 105 и нулевом состоянии триггера (07 на выходе элемента И 109, соединенного с информационным входом триггера 107, устанавливается единичный сигнал, по переднему фронту синхроимпульса, поступающего из процессора на вход

19 блока, триггер 107 устанавливается в единичное состояние. С приходом из процессора следующего синхропмпульса триггер 107 сбрасывается.

Таким образом, при установленном триггере 105 по синхроимпульсам от процессора на выходе триггера 107 формируется серия импульсов запуска, которая через выход 78 блока поступает в блок 13 управления памятью.

По каждому импульсу запуска блок 13 управления памятью формирует последовательность управляющих сигналов для выполнения считывания из блока памяти 10 одного символа данных.Одновременно с установкой сигнала запуска при установленном триггере 105 и триггере 106 по синхроимпульсу от процессора элемент И 110 через выход

27 блока передает в процессор импульс передачи, необходимый для приема символа данных. По установленному триггеру 105, сброшенному триггеру 106 и при наличии синхроимпульса от процессора элемент И 111 через выход

79 блока передает в блок 13 управления памятью сигнал, по которому блок

27 11

13 управления памятью наращивает содержимое счетчика 11. адреса памяти. t

Когда содержимое блока памяти 10 передано в процессор, счетчик 11 адреса памяти вырабатывает сигнал переноса, поступающий на вход 115 блока. При этом триггер 105 сбрасывается и блок

14 связи с процессором устанавливается в исходное состояние.

Блок 8 управления, движением головки (фиг.б) работает следующим образом. На вход 121 блока поступает адрес дорожки из регистра 3. На вход

22 блока поступает адрес дорожки из счетчика 7 адреса дорожки. Схема сравнения 120 производит сравнение этих адресов и выдает один из трех сигнапов: "Равно", "Болыпе", "Иеньше". В случае равенства адресов единичный сигнал с выхода схемы сравнения 120 через выход 96 блока поступает на первый управляющий вход блока 5 вьщеления и идентификации символа. На вход 102 блока 8 управления движением головки поступает из блока 5 выделения.и идентификации символа стробирующий сигнап который в случае несравнения адресов через первый 116 или второй 117 элемент И.разрешает установку соответственно первого 118 или второго 119 триггеров ° Сигналы с выходов первого

118 и второго 119 триггеров соответственно через выход блока, соединенный с выходом 25 устройства, и через выход блока, соединенный с выходом 26 устройства, поступают в пультовой накопитель. По этим сигналам пультовый накопитель пере мещает головку соответственно на одну дорожку назад или на одну дорожку вперед. На вход 16 устройства с пультового накопителя поступает сигнал начала дорожки, по которому

19019 28 сбрасывается первый 11.8 или второй

119 триггер.

Блок 1 выделения временных блоков к битов данных (фиг,7) работает следующим образом. Из культового накопителя через вход 15 устройства на вход блока 1 поступают импульсы данных. Наличие импульса данных в момент времени СТЗ говорит о том, 1О что соответствующий бит данных равен единице. Отсутствие импульса данных в момент времени СТЗ говорит о том, что соответствующий бит данных равен нулю; При наличии импульса данных

15 и синхроимпульса СИЗ, который поступает из блока 2 синхронизации на вход 49, устанавливается первый триггер 123. По .синхросигналу СИ5, поступающему на вход 50 блока 1 из

20 блока 2 синхронизации, состояние первого триггера переписывается во второй триггер 124. Сигнал с выхода второго триггера 124 через выход

125 поступает на информационный

25 вход регистра 3. По следующему синхросигналу СИ1 состояние второго триггера 124 вдвигается в регистр 3.

Одновременно по синхросигналу СИ1, поступающему на вход 48, сбрасывает30 ся.первый триггер 123. Когда в ре. гистре 3 накопится полный символ,. блок 5 вьщеления и идентификации символа выдает на вход 103 сигнал сброса, который сбрасывает второй триггер 124.

Таким образом в данном устройстве реализована возможность оперативно изменять (исправлять) информацию в памяти микропрограмм, что повышает

4б его быстродействие по сравнению с прототипом, в котором изменение информации в памяти микрокоманд возможно лишь после изменения ее на внешнем накопителе.

1119019

77

1119019

1119039

1119019

1119019

f9

УУ

1/3

1/5

/У

f2t

/22

/02

11190!9

1119019

1119019

Составитель Ю. Ланцов

Техред Ж.Кастелевич Корректор И. Зрде и

Редактор О. Колесникова

Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4 /5

Заказ 7454/36

Филиал ППП "Патент", r. Ужгород, ул, Проектная,4