Устройство адресации для буферной памяти

 

УСТРОЙСТВО АДРЕСАЦИИ ДЛЯ БУФЕРНОЙ ПАМЯТИ, содержащее первый счетчик, тактовый вход которого является первым входом устройства, блок элементов И, управляющий вход и выходы которого являются соответственно вторым входом и выхбдами устройства, элемент ИЛИ, отличающееся тем, что, с целью повыщения быстродействия устройства, оно содержит второй и третий счетчики и преобразователь кодов, выходы которого подключены к входам первой группы блока элементов И, входы преобразователя кодов подключены к выходам первого и второго счетчиков, установочные входы второго и третьего счетчиков подключены к одному из входов дпемента ИЛИ и являются третьим входом устройства , выходы третьего счетчика подключены к входам второй группы блока элементов И, счетный вход третьего счетчика подключен к выходу второго счетчика, счетный вход которого подключен к выходу первого счетчика, другой вход элемента ИЛИ является четвертым входом устройства, а выход элемента ИЛИ подключен к установочному входу первого счетчика.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК зсю G 11 С 8/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

Ф

Оа

В Ф

ЪИ

ГОСУДАГ,СТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3518569/24-24 (22) 29. 11.82 (46) 15.10.84. Бюл. № 38 (72) А. В. Белугин и Л. Н. Потяева (53) 681.327.6 (088.8) (56) 1. Бузунов Ю. А. Вавилов Е. Н. Принципы построения цифровых вычислительных машин. К., «Техника», 1972, с. 218.

2. Там же, с. 210 (прототип). (54) (57) УСТРОЙСТВО АДРЕСАЦИИ

ДЛЯ БУФЕРНОЙ ПАМЯТИ, содержащее первый счетчик, тактовый вход которого является первым входом устройства, блок элементов И, управляющий вход и выходы которого являются соответственно вторым входом и выхбдами устройства, элемент ИЛИ, отличающееся тем, что, с целью повышения

„„SU„„1119076 А быстродействия устройства, оно содержит второй и третий счетчики и преобразователь кодов, выходы которого подключены к входам первой группы блока элементов И, входы преобразователя кодов подключены к выходам первого и второго счетчиков, установочные входы второго и третьего счетчиков подключены к одному из входов,элемента ИЛИ и являются третьим входом устройства, выходы третьего счетчика подключены к входам второй группы блока элементов И, счетный вход третьего счетчика подключен к выходу второго счетчика, счетный вход которого подключен к выходу первого счетчика, другой вход элемента ИЛИ является четвертым входом устройства, а выход элемента

ИЛИ подключен к установочному входу первого счетчика. е

1119076

Такие устройства не обеспечивают надеж-10

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, содержащих буферную память с произвольной выборкой.

Известны устройства адресации для буферной памяти, содержащие суммирующий счетчик адреса с коэффициентом пересчета, равным емкости накопителя, показание которого увеличивается на единицу после каждого обращения к памяти (1). ного обмена информацией массивами, так как адресация элементов массивов производится без привязки к каким-либо фиксированным зонам памяти, что не позволяет определить границы массивов при считывании информации после любого сбоя в работе счетчика адреса.

Наиболее близким по технической сущности к предлагаемому устройству адресации для буферного накопителя является устройство, содержащее счетчик адреса с коэффициентом пересчета, равным емкости накопителя, регистр коН ечного адреса с коэфсхему сравнения текущего адреса счетчика адреса с кодом регистра конечного адреса массива и блок элементов И (2).

В известном устройстве предполагается использование программного способа управления начальным и конечным адресами каждого массива, что снижает быстродействие вычислительной системы и не позволяет использовать эти устройства для организации автономных по отношению к вычислительной системе буферных запоминающих устройств.

Цель изобретения — повышение быстродействия устройства адресации для буферной памяти.

Поставленная цель достигается тем, что в устройство адресации для буферной памяти, содержащее первый счетчик, тактовый вход которого является первым входом устройства, блок элементов И, управляющий вход и выходы которого являются соответственно вторым входом и выходами устройства, элемент ИЛИ, дополнительно введены второй и третий счетчики и преобразователь кодов, выходы которого .подключены к входам первой группы блока элементов И, входы преобразователя кодов подключены к выходам первого и второго счетчиков, установочные входы второго и третьего счетчиков подключены к одному из входов элемента ИЛИ и являются третьим входом устройства, выходы третьего счетчика подключены к входам второй группы блока элементов И, счетный вход третьего счетчика подключен к выходу второго счетчика, счетный вход которого подключен к выходу первого счетчика, другой вход элемента ИЛИ является четвертым входом устройства, а выход эле15

55 мента ИЛИ подключен к установочному входу первого счетчика.

На фиг. 1 представлена структурная схема устройства адресации для буферной памяти; на фиг. 2 — структурная схема преобразователя кодов.

Устройство адресации для БЗУ содержит счетчики 1, 2 и 3, элемент ИЛИ 4, преобразователь 5 кодов и блок 6 элементов И, входы 7 и 8,выход 9, входы 10 и 11, входы 12 и 13 преобразователя 5, выходы

14 преобразователя 5, группы 15 и 16 элементов И блока 6.

Преобразователь 5 кодов содержит блок

17 ум но жения и сум ма тор 18.

Устройство адресации работает следующим образом.

Импульсом начальной установки, поступающим на вход 10 устройства, счтетчик 1 (слов), счетчик 2 (массивов) и счетчик 3 (сегментов) устройства устанавливаются в исходное нулевое состояние.

Коэффициенты пересчета устройства соответственно равны: для счетчика 1 — числу слов в одном массиве информации, для счетчика 2 — числу массивов в одном сегменте

БЗУ, для счетчика 3-числу сегментов в БЗУ.

Импульсами начала массива, поступающими на вход 11 устройства, счетчик 1 слов устанавливается в исходное нулевое состояние, соответствующее адресу первого слова массива.

После каждого импульса обращение, поступающего на вход 7 устройства, состояние счетчика 1 увеличивается на единицу.

При достижении счетчиком 1 максимального возможного значения выходного кода очередной импульс обращения, поступивший на его тактовый вход, пройдет на вход переноса счетчика 1, а состояние счетчика 1 после прохождения этого импульса изменится на нулевое, т.е. соответствующее адресу первого слова массива. Если после этого на вход 11 устройства поступит очередной импульс начало массива, он подтвердит нулевое состояние счетчика 1. Если счетчик 1 в результате сбоя в работе к приходу этого импульса находится в состоянии, отличном от нулевого, он будет установлен импульсом начало массива в нулевое состояние, что устранит последствия сбоя при формировании адресов обращения для последующих массивов.

После каждого импульса переноса поступившего с выхода счетчика 1 счетчик 2 увеличивает свое состояние на единицу. При достижении счетчиком 2 максимального возможного значения выходного кода очередной импульс, поступивший на его тактовый вход, пройдет на выход переноса счетчика 2, а состояние счетчика 2 после его окончания изменится на нулевое, т.е. на значение, соответствующее адресам первого массива.

11 з сегмента. Аналогично работает счетчик 3 сегментов.

Преобразователь 5 кодов умножает в блоке 17 умножения значение кода счетчика 2 на число, равное количеству слов в массиве информации и суммирует в сумматоре 18 полученный код с кодом счетчика 1, в результате чего на выходе 14 преобразователя

5 кодов формируется код адреса текущего слова в сегменте памяти. Благодаря такому способу формирования младших разрядов адреса обращения к буферной памяти объем каждого сектора памяти используется наиболее эффективно, так как в каждом секторе отсутствуют неиспользуемые ячейки между отдельными массивами.

Код счетчика 3, поступающий на вход группы 16 элементов И блока 6,определяет

19076 номер сегмента, к которому производится обращение по адресу, поступившему с выхода 14 преобразователя 5 кодов на вход группы 15 элементов И блока 6, т.е. на выходе счетчика 3 формируется базовый (начальный) адрес текущего сегмента. Режим выдачи кода адреса на выход 9 устройства задается сигналами, поступающими на вход 8 управления устройства. Таким образом, предложенное устройство позволяет

10 создать автономную по отношению к вычислительной системе буферную память и синхронизировать ее импульсами начало массива, что устраняет потери производительности вычислительной системы, характерные для известных устройств. Это, в

15 свою очередь, увеличивает быстродеиствие устройства адресации для буферной памяти при обмене информации массивами.

Редактор А. Долинич

Заказ 7462/39

Составитель С.Шустенко

Техред И. Верес Корректор И. Эрдейи

Тираж 574 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий! 13035, Москва, ж — 35, Раушская наб., д. 4/5 филиал ППП «Патент», г, Ужгород, ул. Проектная, 4