Устройство для выбора адреса в резервированном блоке памяти

 

Изобретение относится к вычислительной те.хнике и может быть использовано ири проектировании запоминающих устройств с резервированием. Цель изобретения - повышение быстродействия устройства. Устройство содержит программируемые элементы 1 памяти, блоки программируемых элементов 2 памяти, дешифратор 4, первую группу элементов НЕ-ИЛИ 5 и 6, вторую группу элементов НЕ-ИЛИ 7. Выходы элементов НЕ-ИЛИ 5 и 6 и элементов НЕ-ИЛИ 7 подключены соответственно к в.ходам резервных 9 и основных 8 ячеек блока памяти . 2 ил. ел С 6 - со 4 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 11 С 8>00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 38782! 6/24-24 (22) 05.04.85 (46) 15.06.87. Бюл. № 22 (72) P. А. Ахмеджанов, А. Н. Бочков, И. П. Лазаренко, А. С. Лушников и И, А. Хван (53) 681.327 (088.8) (56) Патент США № 4389715, кл. 365/95, опублик. 1983.

Электроника, 1981, № 15, с. 41 — 46.

„„SU„„1317478 А1 (54) УСТРОЙСТВО ДЛЯ ВЫ БОРА АДРЕСА В РЕЗЕРВИРОВАННОМ БЛОКЕ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств с резервированием. Цель изобретения повышение быстродействия устройства. Устройство содержит программируемые элементы 1 памяти, блоки программируемых элементов 2 памяти, дешифратор 4, первую группу элементов HE-ИЛИ 5 и 6, вторую группу элементов НЕ-ИЛИ 7. Выходы элементов НЕ-ИЛИ 5 и 6 и элементов HE-ИЛИ

7 подключены соответственно к входам резервных 9 и основных 8 ячеек блока памяти. 2 ил.

1817478

Фор,)>ули изобретения

1

Изобретение относится к вычислительной технике и может быть использовано при проектировании запоминающих устройств с резервированием, Цель изобретения — повышение быстродействия устройства.

На фиг. 1 изображена структурная схема устройства для выбора адреса в резервированном блоке памяти; на фиг. 2 — принципиальная схема, показывающая соединение выходов элементов НЕ-ИЛИ и выходных элементов дешифратора.

Устройство содержит (фиг. 1) программируемые элементы 1 памяти, блоки программируемых элементов 2 памяти, имеющие входы 3, дешифратор 4, первую группу элементов HE-ИЛИ 5 и 6, вторую группу элементов НЕ-ИЛИ 7. На фиг. 1 также изображен резервированный блок памяти, состоящий из основных 8 и резервных 9 ячеек памяти, образующих строки блока памяти.

Основные и резервные выходы устройства для выбора адреса подключаются к адресным входам ячеек 8 и 9 соответственно.

Элементы HE-ИЛИ 7 и дешифратор 4 выполнены на МДП-транзисторах 10 со встроенным и с индуцированным каналами (фиг. 2).

Параметры транзисторов 10, входящих в состав элементов НЕ-ИЛИ 7 и дешифратора 4, подобраны таким образом, чтобы обеспечить получение нормальных величин логичнских уровней на выходе. Если на выходе хотя бы одного из указанных блоков 4 и 7 устанавливается логический ноль, то на выходе другого блока также принудительно устанавливается логический нуль.

Устройство работает следующим образом.

В исходном состоянии программируемые элементы 1 и 2 памяти не запрограммированы, на выходе программируемых элементов 1 — логическая единица, элементы НЕИЛИ 5 и 6 заблокированы, на их выходе— логический нуль. При обращении к блоку памяти состояние на выходе программируемых элементов 2 памяти соответствует состоянию на их адресном входе Л,. Поскольку элементы HE-ИЛИ 5 и 6 заблокированы, осуществляется выборка основной ячейки 8 в соответствии с адресом на входе устройства, Логическая единица поступает на выход дешифратора 4, соответствующий комбинации входных адресных сигналов, а на все остальные выходы дешифратора 4 поступак)т логические нули. При контроле блока памяти

330зможно об!!аружснис иеисирс)нных ячеек памяти. Дефектные ячейки памяти могут быть заменены годными резервными ячейками с помо)цью программирования программируемых элементов 1 и 2 памяти. При этом на выходе программируемого элемента 1 устанавливается логический нуль.

Программируются также те программируемые элементы 2 памяти, которые при выбранном адресе дефектной ячейки памяти имеют на адресном входе логическую единицу. У данных элементов в результате программирования состояние на выходе соответствует инверсному входному адресу .

Программ ируем ые эл ем енты 2, у которых на адресном входе логический нуль при выбранном адресе дефектиои ячейки, своего состояния не изменяют. Таким образом, ирн обращении по адресу дефектной ячейки у запрограммированного блока памяти иа

Выходах программируемых элементов 2 логический нуль, а на выходе соответствующего элемента 5 и!»! 6 — логическая единица, которая возбуждает резервную ячейку 9 и поступает иа входы Всеx э>)е>!ситOB

НЕ-ИЛИ 7. В результате на всс основные ячейки 8 поступает логический нуль.

Устройство для выбора адреса в резерВированном блоке памяти. содсржащее первую группу элсментои НЕ-ИЛИ, дешифратор, программируем ыс элеме3ггы памяти, блоки программируемых элемеiiloB памяти, выходы которых иодк.lio Icllhl к одним из

ВходоВ соотвстст))у!О!них э. Il !BI! TQB H E- ИЛ И первой группы, другие Входы когорых соединены с выходами соогвегствующих программируемых элементов памяти, входы дев)ифраторОСЧЕЕс i тСМ, Чта, С ЦЕЛЬЮ повышения быстроде iciBliя устройства, в него введена вгорая руина элемеHToB НЕИЛИ, первые входы которых объединены и подключены к выходу одного элемента

HE-ИЛИ первой группы, вторые входы элементов НЕ-ИЛИ Второй i рупии объединены и подключены к выход% друl ого элемента HE-ИЛИ первой группы. Выходы элементов HE-ИЛИ второй группы соединены с соответствующими выходам и денифратора.

Составитель В. Рудаков

Редакзор Н. Горват Техред И. Вер< с Корректор И. Эрдейи

Заказ "296/46 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4