Четверичный сумматор
ЧЕТВЕРИЧНЫЙ.; СУММАТОР, содержап й в каждом четверичном разряде элементы РАВНОЗНАЧНОСТЬ с первого по одиннадцатый, причем первый вход первого элемента РАВНОЗРАЧНОСТЬ соединен с шиной старшего разряда первого операнда четверичного разряда сумматора, а вькод соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, первые входы третьего и четвертого элементов РАВНОЗНАЧНОСТЬ соединены с входной шиной младшего разряда первого операнда четверичного разряда сумматора, первый вход пятого элемента -РАВНОЗНАЧНОСТЬ подключен к шине инверсного значения младшего разряда первого операнда четверичного разряда сумматора, первый вход шестого элемента РАВНО-ЗНАЧНОСТЬ соединен с шиной инверсного значения старшего разряда второго операнда четверичного разряда сумматора, первые входы седьмого и восьмого элементов РАВНОЗНАЧНОСТЬ соединены с шиной инверсного значения младшего разряда второго операнда четверичного разряда сумматора , второй вход восьмого элемента РАВНОЗНАЧНОСТЬ соединен с входной шиной переноса четверичного разряда сумматора, первые входы девятого и десятого элементов РАВНОЗНАЧНОСТЬ соединены с шиной младшего разряда второго операнда четверичного разряда сумматора, а вторые входы подключены к входной шине переноса чет веричного разряда сумматора, выход десятого элемента РАВНОЗНАЧНОСТЬ, соединен с первым входом одиннадцатого элемента РАВНОЗНАЧНОСТЬ, отличающийся тем, что, с целью расширения функциональных можностей за счет осуществления операции вычитания, сумматор содержит дополнительно элементы РАВНО-. (ЗНАЧНОСТЬ с двенадцатого по семнадцатый , причем второй вход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом двенадцатого элемента РАВНОЗНАЧНОСТЬ , первый вход которого соединен с шиной старшего разряда SD J второго операнда четверичного разряда сумматора, второй вход второго э элемента РАВНОЗНАЧНОСТЬ соединен 4D с выходом тринадцатого элемента Э РАВНОЗНАЧНОСТЬ, входы которого соединены соответственно с выходами седьмого и восьмого элементов РАВНОЗНАЧНОСТЬ , выход второго элемента РАВНОЗНАЧНОСТЬ соединен с шиной старшего разряда суммы четверичного разряда сумматора, выход третьего элемента РАВНОЗНАЧНОСТЬ соединен с третьим входом, десятого элемента РАВНОЗНАЧНОСТЬ, а выход четвертого элемента РАВНОЗНАЧНОСТЬ соединен с шиной млада1его разряда суммы четве
СОО3 СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
a% 01>
3(SD С 06 Г 7 50
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАЮ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3603433/24-24 (22) 07.06.83 (46) 15,11,84. Бюл. 1Ф 42 (72) А.И.Аспидов, С.В.Фрслов, А.Б.Соенко и А.Н.Лысенко (53) 681.325.5 (088.8) (56) 1. Лысиков В.Г. Арифметические и логические основы цифровых автоматов. Минск, "Высшая школа", 1980, с. 169.
2. Авторское свидетельство СССР
В 1023322, кл. G 06 C 7/50, 1981 (прототип), (54) (57) ЧЕТВЕРИЧНЫЙ СУММАТОР, содержащий в каждом четверичном разряде элементы РАВНОЗНАЧНОСТЬ с первого по одиннадцатый, причем первый вход первого элемента РАВНОЗНАЧНОСТЬ соединен с шиной старшего разряда первого операнда четверичного разряда сумматора, а выход соединен с первым входом второго элемента
РАВНОЗНАЧНОСТЬ, первые входы третьего и четвертого элементов РАВНОЗНАЧНОСТЬ соединены с входной шиной младt шего разряда первого операнда четверичного разряда сумматора, первый вход пятого элемента РАВНОЗНАЧНОСТЬ подключен к шине инверсного значения младшего разряда первого операнда четверичного разряда сумматора, пер.вый вход шестого элемента РАВНО-ЗНАЧНОСТЬ соединен с шиной инверсг ного значения старшего разряда второго операнда четверичного разряда сумматора, первые входы седьмого и восьмого элементов РАВНОЗНАЧНОСТЬ соединены с шиной инверсного значения младшего разряда второго операнда четверичного разряда сумматора второй вход восьмого элемента
РАВНОЗНАЧНОСТЬ соединен с входной шиной переноса четверичного разряда сумматора, первые входы девятого и десятого элементов РАВНОЗНАЧНОСТЬ соединены с шиной младшего разряда второго операнда четверичного разря да сумматора, а вторые входы подключены к входной шине пер ено са четверичного разряда сумматора, выход десятого элемента РАВНОЗНАЧНОСТЬ. соединен с первым входом одиннадцатого элемента РАВНОЗНАЧНОСТЬ, отличающийся тем, что, с целью расширения функциональных воз+можнсстей за счет осуществления операции вычитания, сумматор содержит дополнительно элементы РАВНО ЗНАЧНОСТЬ с двенадцатого по семнадцатый, причем второй вход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом двенадцатого элемента РАВ-.
НОЗНАЧНОСТЬ, .первый вход которого соединен с шиной старшего разряда второго операнда четверичного разря да сумматора, второй вход второго элемента РАВНОЗНАЧНОСТЬ соединен с выходом тринадцатого элемента
РАВНОЗНАЧНОСТЬ, входы которого соединены соответственно с выходами седьмого и восьмого элементов РАВНОЗНАЧНОСТЬ, выход второго элемента
РАВНОЗНАЧНОСТЬ соединен с шиной старшего разряда суммы четверичного разряда сумматора, выход третьего элемента РАВНОЗНАЧНОСТЬ соединен с третьим входом. десятого элемента
РАВНОЗНАЧНОСТЬ, а выход четвертого элемента РАВНОЗНАЧНОСТЬ соединен с шиной младшего разряда суммы четве1124290 ричного разряда сумматора, выход пятого элемента РАВНОЗНАЧНОСТЬ соединен с третьим входом восьмого элемента РАВНОЗНАЧНОСТЬ, выход шестого элемента РАВНОЗНАЧНОСТЬ соеди.нен с первым входом четырнадцатого элемента РАВНОЗНАЧНОСТЬ, второй и третий входы которого соединены соответственно с шинами инверсного значения старшего разряда и младшего разряда первого операнда четве.ричного разряда сумматора, а выход подключен к первому входу пятнадцатого элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом шестнадцатого элемента РАВНОЗНАЧНОСТЬ, первый вход которого соединен с шиной инверсного значения старшего разряда первого операнда четверичИзобретение относится к вычислительной технике и может быть исполь,зовано в процессорах ЭВМ.
Известен одноразрядный четверичный сумматор, содержащий пять элементов НЕ, тринадцать элементов И и пять элементов ИЛИ 1 "}.
Недостатком его является невозможность выполнения операции вычитании четверичных чисел без предварительной обработки входной информации.
Наиболее близким к изобретению является четверичный сумматор, содер- о. жащий в каждом четверичном разряде элементы РАВНОЗНАЧНОСТЬ с первого по одиннадцатый, причем первый вход первого элемента РАВНОЗНАЧНОСТЬ соединен с входной шиной старшего раз.ряда .первого операнда четверичного разряда сумматора, а выход соединен с первым входом второго элемента
РАВНОЗНАЧНОСТЬ, первые входы третьего и четвертого элементов РАВНОЗНАЧНОСТЬ соединены с входной шиной младшего разряда первого операнда четверичиого разряда сумматора, первый вход пятого элемента РАВНОЗНАЧНОСТЬ подключен к входной. шине инверсного значения младшего разряда первого операнда четверичного разряного разряда сумматора, второй вход одиннадцатого элемента РАВНОЗНАЧНОСТЬ соединен с выходом первого элемента РАВНОЗНАЧНОСТЬ, а третий вход соединен с шиной потенциала логической единицы сумматора, выход .одиннадцатого элемента РАВНОЗНАЧНОСТЬ соединен с первым входом семнадцатого элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом пятнадцатого элемента РАВНОЗНАЧНОСТЬ, а выход подключен к выходной шине переноса четверичного разряда сумматора, вторые входы третьего, пятого, седьмого, двенадцатого и шестнадцатого элементов
РАВНОЗНАЧНОСТЬ соединены с шиной управления сумматора. да сумматора, первый вход шестого элемента РАВНОЗНАЧНОСТЬ соединен с шиной инверсного значения старшего разряда второго операнда четверичного разряда сумматора, первые входы седьмого и восьмого элементов
РАВНОЗНАЧНОСТЬ соединены с шиной инверсного значения младшего разряда второго операнда сумматора, второй вход восьмого элемента РАВНОЗНАЧНОСТЬ соединен с входной шиной переноса четверичного разряда сумматор а, пер вые входы девятого и десятого элементов РАВНОЗНАЧНОСТЬ соединены с входной шиной младшего разряда второго операнда четверичного разряда сумматора, а вторые входы подключены к входной шине переноса четверичного разряда сумматора, выход десятого элемента
РАВНОЗНАЧНОСТЬ соединен с первым входом одиннадцатого элемента РАВНОЗНАЧНОСТЬ, кроме того, сумматор содержит четыре элемента И и элемент ИЛИ }23.
Недостатком известного четверичного сумматора является ограниченность функциональных воэможностей, заключающаяся в невозможности осуществления операции вычитания.
3 112429
Целью изобретения является расши рение функциональных возможностей четверичного сумматора за счет осуществления операции вычитания °
Поставленная цель достигается
1 тем, что четверичный сумматор ° содержащнй в каждом четверичном разряде элементы РАВНОЗНАЧНОСТЬ с первого по одиннадцатый, причем t первый вход первого элемента РАВНОЗНАЧНОСТЬ соединен с шиной старшего разряда первого операнда четверичного разряда сумматора, а выход соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, первые входы третьего и четвертого элементов РАВ
НОЗНАЧНОСТЬ соединены с входной шиной младшего разряда первого операнда четверичного разряда сумматора, первый вход пятого элемента
РАВНОЗНАЧНОСТЬ подключен к шине инверсного значения младшего разряда первого операнда четверичного разряда сумматора, первый вход шестого элемента РАВНОЗНАЧНОСТЬ соединен с шиной инверсного значения старшего разряда второго операнда четверичного разряда сумматора, первые входы седьмого и восьмого элементов РАВНОЗНАЧНОСТЬ соединены с шиной инверс-30 ного значения младшего разряда второго операнда четверичного разряда сумматора, второй вход восьмого .элемента РАВНОЗНАЧНОСТЬ соединен с входной шиной переноса четвериуяого разряда сумматора, первые входы девятого и десятого элементов РАВНОЗНАЧНОСТЬ соединены.,с шиной младшего разряда второго операнда четверичного разряда сумматора, а вторые 40 входы подключены к шине переноса четверичного разряда сумматора, выход десятого элемента РАВНОЗНАЧНОСТЬ соединен с первым входом одиннадцатого элемента РАВНОЗНАЧНОСТЬ, содер- 45 жит дополнительно элементы РАВНО-.
ЗНАЧНОСТЬ с двенадцатого по семнадцатый, причем второй вход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом двенадцатого элемента РАВНО- 50
ЗНАЧНОСТЬ, первый вход которого соединен с шиной старшего разряда второго операнда четверичного разряда сумматора, второй вход второго элемента РАВНОЗНАЧНОСТЬ соединен с выходом тринадцатого элемента РАВНОЗНАЧНОСТЬ, входы которого соединены соответственно с выходами седьмого
О 4 и восьмого элементов РАВНОЗНАЧНОСТЬ, выход второго элемента РАВНОЗНАЧНОСТЬ соединен с шиной старшего раз ряда суммы четверичного разряда сумматора, выход третьего элемента
РАВНОЗНАЧНОСТЬ соединен с третьим входом десятого элемента РАВНОЗНАЧНОСТЬ, а выход четвертого элемснта
РАВНОЗНАЧНОСТЬ соединен с шиной млаДшего разряда суммы четверичного разряда сумматора, выход пятого элемента РАВНОЗНАЧНОСТЬ соединен с третьим входом восьмого элемента РАВНОЗНАЧНОСТЬ, выход шестого элемента РАВНОЗНАЧНОСТЬ соединен с первым входом четырнадцатого элемента РАВНОЗНАЧНОСТЬ, второй и третий входы которо
ro соединены соответственно с шинами инверсного значения старшего разряда и младшего разряда первого операнда четверичного разряда сумматора, а выход подключен к первому входу пятнадцатого элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен .с выходом шестнадцатого элемента РАВНОЗНАЧНОСТЬ, первый вход
:которого соединен с шиной инверсного значения старшего разряда первого операнда четверичного разряда сумматора, второй вход одиннадцатого элемента РАВНОЗНАЧНОСТЬ соединен с выходом первого элемента РАВНОЗНАЧНОСТЬ, а третий вход соединен с шиной потенциала логической единицы сумматора, выход одиннадцатого элемента РАВНОЗНАЧНОСТЬ соединен с первым входом семнадцатого элемента
РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом пятнадцатого элемента РАВНОЗНАЧНОСТЬ, а выход подключен к выходной шине переноса четверичного разряда сумматора, вторые входы третьего, пятого, шестого седьмого, двенадцатого и шестнадцатого элементов РАВНОЗНАЧНОСТЬ соединены с шиной управления сумматора.
На чертеже представлена функциональная схема одного четверичного разряда сумматора.
Каждый четверичный разряд содержит элементы РАВНОЗНАЧНОСТЬ 1-17, разряд имеет входные шины прямого значения старшего разряда первого .операнда 18, инверсного значения старшего разряда первого операнда.
19, прямого 20 и инверсного 21 значения младшего разряда первого one1124290
Х„00000000000000001 11 1 1 11 1 f 11 1 11 1
Х 000000001111111100000000111 t 1111
Х 0000 t 11100001111000011110000111
Х, 0 0 1 t О 0 1 1 О О 1 1 0 0 1 1 0 0 1 1 0 0-1 1 Î 0 1 1 0 0 1 1
Х, О 1 0 1 О 1 О 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Р,, 01 1 110000001 1 1 10100001 1 1 t 1 100001
Р .01 1001.101001 100101 1001 10 t 00 f 1001
3; 011111110001.11110000011100000001
Таблица 2
Х 00000000000000001 111 1111 11 1 11 1 f 1
Х, 0 0 0 0 0 0 О 0 1 1 1 1 1 1 1 1 0 0 О 0 О 0 0 0 1 1 1 1 1 1 1
К ÎÎÎÎ f f f 10000 f 1 1100001 111.00001 1 1
OO f 1001
Х 0101010f Î f010101010101010$01010
5 ранда, прямого 22 и. инверсного 23 значения старшего разряда второго операнда, прямого 24 и инверсного
25 значения младшего разряда второго операнда, а также входную шину
26 переноса. Выходами разряда сумматора являются шина 27 старшего разряда и шина 28 младшего разряда суммы, а также шина 29 переноса. Для управления режимами работы служит шина 30 управления.
Работа четверичного сумматора поясняется табл. 1, которая соответствует операции вычитания, и табл. 2, соответствующая операции сложения.
При этом для осуществления вычитания на шину 30 подается потенциал логической "1", а для сложения— потенциал логического "0", На выхо5 . цах 27-29 формируется значение разности (суммы) с учетом заема (переноса) .
По сравнению с известными устройствами данный сумматор имеет более ,широкие функциональные возможности и более широкую область применения благодаря выполнению как операции сложения, так и вычитания. Кроме того, он имеет более однородную структуру, так как содержит только элементы РАВНОЗНАЧНОСТЬ.
Таблица
1124290
Прдолжение табл,2
8 01100110 t 001100101100! 1010011001
Р 00000001000001 1 1000! 1 1 1 1 01 1 1 1 1
Составитель А. Степанов
Техред М.Надь Корректор Г.Огар, Редактор Н.Швьщкая
Заказ 8280/37 .Тираж 698
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб. ° д. 4/5
Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4
S1 0001 1 1 1001 1 1 t 060 1 1 1000011 00001 1 1
