Устройство для контроля цифровых узлов

 

1.УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее генератор псевдослучайных кодов, блок переключателей , мультиплексор, сумматор по модулю два, регистр сдвига, элемент ИЛИ-НЕ, причем группа выходов генератора псевдослучайных кодов соединена соответственное первой группой входов блока переключателей j первая группа выходов которого соединена с группой выводов проверяемого узла и с группой информационных входов мультиплексора, выход которого соединен с входом свертки по модулю два, группа входов которого соединена с группой выходов регистра сдвига, информационный вход которого соединен с выходом свертки по модулю два, отличающееся тем, что, с целью повышения быстродействия, в него введены блок управления, блок выработки синхросигналов, ощфратор, блок приоритетов, группа элементов И и группа триггеров, причем вход запуска устройства соединен с первым управляющим входом блока выработки синхросигналов, выход которого соединен с первым входом блока управления , первый выход которого соединен с вторым управляющим входом блока вьфаботки синхросигналов, второй выход блока управления соединен с синхровходами триггеров группы, установочные входы которых соединены с установочным входом блока выработки синхросигналов,с установочным входом блока управления, с установочным входом регистра сдвига, с установочным входом генератора псевдослучайных кодов и с входом начальной установки устройства, группа выходов которого соединена с группойвыходов регистра сдвига, синхровход которого соединен с тре-. тьим выходом блока управления, второй вход которого соединен с выходом элемента ИЛИ-НЕ, с нулевыми входами триггеров группы, единичные входы которых соединены соответстгвенно с выходами блока приоритетов, с входами элемента ИЛИ-НЕ и с входами шифратора, выходы которого соединены с адресными входами мультиплексора , вторая группа выходов блока переключателей соединена соответственно с первыми входами элементов И группы, вторые входы которых соединены соответственно с инверсными выходами триггеров .группы, выходы элементов И группы.соединены с входами блока приорит:етов, четвертый выход блока управления соединен. с управляющим входом генератора псевдослучайных кодов, причем блок управления содержит два триггера, два счетчика, четыре элемента И,, элемент НЕ, элемент iЛИ, причем первая и вторая группы информационных входов устройства соединены соответственно с группами информационных входов первого и второго счетчиков, синхровходы которых соединены с нулевыми входами первого и второго триггеров, с установочным входом блока, управляющие входы счетчиков соединены соответственно с первым и вторым входами элемента ИЛИ и соединены соответственно с выходами первого и второго элементов И, первый вход блока соединен с первым входом первого элемента И, с первым входом третьего элемента И, второй вход которого соеди

СОЮЗ COBETGHHX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

ЗЬ9 6 06 Г 11 16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3603696/24-24 (22) 09.06.83 (46) 15.11 ° 84. Бюл. Р 42 (72) В.В.Богданов и В.С.Лупиков (53) 681.325 (088.8) (56) 1.Натент CIOA В 3976864, кл G 06 P 11/00, опублик. 1976.

2.Авторское свидетельство СССР

Р 792256, кл, G 06 F 11/00, 1979 (прототип). (54)(57) 1,УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ЦИФРОВЫХ УЗЛОВ, содержащее генератор псевдослучайных кодов, блок переключателей, мультиплексор, сумматор по модулю два, регистр сдвига, элемент ИЛИ-НЕ, причем группа выходов генератора псевдослучайных кодов соединена соответственно с первой

Г руппой входов блока переключателей, первая группа выходов которого соединена с группой выводов проверяемого узла и с группой информационных входов мультиплексора, выход которого соединен с входом свертки по модулю два, группа входов которого соединена с группой выходов регистра сдвига, информационный вход которого соединен с выходом свертки по модулю два, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок управления, блок выработки синхросигналов, шифратор, блок приоритетов, группа элементов И и группа триггеров, причем вход эапуска устройства соединен с первым управляющим входом блока выработки синхросигналов, выход которого соединен с первым входом блока управления, первый выход которого соединен с вторым управляющим входом блока выработки синхросигналов, второй выход блока управления соединен с синхровходами триггеров группы, установочные входы которых соединены с установочным входом блока

„.SU„„11 A выработки синхросигналов,с установочным входом блока управления, с установочным входом регистра сдвига, с установочным входом генератора псевдослучайных кодов и с входом начальной установки устройства, группа выходов которого соединена с группой выходов регистра сдвига, синхровход которого соединен с третьим выходом блока управления, второй вход которого соединен с выходом элемента ИЛИ-НЕ, с нулевыми входами триггеров группы, единичные входы которых соединены соответст венно с выходами блока приоритетов, с входами элемента ИЛИ-НЕ и с входами шифратора, выходы которого соединены с адресными входами мультиплексора, вторая группа выходов блока переключателей соединена соответственно с первыми входами эле.ментов И группы, вторые входы которых соединены соответственно с ин-. Я версными выходами триггеров .группы, выходы элементов И группы. соединены с входами блока приоритетов, четвертый выход блока управления соединен . с управляющим входом генератора псевдослучайных кодов, причем блок управления содержит два триггера, два счетчика, четыре элемента И,, элемент

НЕ, элемент -ИЛИ, причем первая и вто рая группы информационных входов устройства соединены соответственно с группами информационных входов первого и второго счетчиков, синхровходы которых соединены с нулевыми входами первого и второго триггеров, с установочным входом блока, управляющие входы счетчиков соединены соответственно с первым и вторым входа ми элемента ИЛИ и соединены соответственно с выходами первого и второго элементов И, первый вход блока соЕдинен с первым входом первого элемента И, с первым входом третьего элемента И, второй вход которого соеди1124312 нен с прямым выходом первого триггера, инверсный выход которого соединен с вторым входом первого элемента И, выходы переполнения первого и второго счетчиков соединены соответственно с единичными входами первого и второго триггеров, инверсный выход второго триггера является первым выходом блока, второй выход которого соединен с первым входом второго элемента И, с первым входом четвертого элемента И и с выходом третьего элемента И, второй вход четвертого элемента И соединен с выходом элемента

НЕ, вход которого соединен с вторым входом второго элемента И и является вторым входом блока, третий вход которого соединен с выходом четвертого элемента И, четвертый выход которого. соединен с управляющим входом генератора псевдослучайных кодов.

2. Устройство по п.2, о т л ич а ю щ е е с я тем, что блок выработки синхросигналов содержит два триггера, задающий .генератор, элемент И, элемент ИЛИ, причем выход задающего генератора соедиыен с первым входом элемента И, с синхровходом первого триггера, выход которого соединен с вторым входом элемента И, Изобретение относится к вычислительной технике, в частности к аппаратуре контроля логических узлов вычислительных машин и средств цифровой автоматики. 5

Известно устройство для контроля цифровых узлов, содержащее элемент

И, триггер, генератор сигнатур, блок индикации, причем информационный вход устройства соединен с информационным входом генератора сигнатур, выход которого соединен с входом бло. ка индикации, синхровход устройства соединен с первым входом элемента

И, выход которого соединен. с синхро- 5 входом генератора сигнатур, второй вход элемента И соединен с выходом триггера, единичный и прямой входы которого являются соответственно входами запуска и останова устройства С12. 20

Недостатком этого устройства является его малое быстродействие, вызванное тем, что в этом устройстве контроль работоспособности объекта производится путем последовательной 25 проверки правильности формирования отдельных его выходных сигналов.

Наиболее близким к изобретению является устройство для контроля выход которого является выходом блока, первый управляющий вход которого соединен с единичным входом второго триггера, второй управляющий вход блока соединен с первым входом элемента ИЛИ, второй вход которого соединен с установочным входом блока, выход элемента ИЛИ соединен с нулевым входом второго триггера, инверсный выход которого соединен...с нулевым входом первого триггера, инфор-. мационный вход которого соединен с прямым выходом второго триггера.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок приоритетов содержит и -1 элементо9. не, где и †. число входов блока, ь-1 элементов И, причем .первый вход бло ка соединен .с входом .первого .элемен-. та НЕ Ъ является. первым выходом бло-. ка, входы со второго по (и-1) -й ко- . торого соединены с входами соответствующего злеглента НЕ и с первыми . входами элементов И соответственно с первого но (-1) -й, выход < --го элемента НЕ, где i равно 1,2..., (n -1, соединен с входами с первого по -й элементов И, с -го по (и -1)-й выходы элементов И являются соответственно входами с второго. по и-й блока. логических блоков, содержащее генератор псевдослучайных кодов, коммутатор, входы которого соединены с выходами генератора псевдослучайных кодов, а первая группа выходов соединена с входами и выходами контролируемого логического блока, мультиплексор, регистр сдвига, выходы которого являются информационными выходами устройства, сумматор по модулю два, входы которого соединены с выходом мультиплексора и группой выходов регистра сдвига, а выход соединен с информационным входом регистра сдвига, генератор тактовых импульсов, элемент ИЛИ-НЕ, шину пуска, соединенную с входом пуска генератора тактовых импульсов, и шину начальной установки, соединенную с входами установки регистра сдвига, генератора псевдослучайных кодов и генератора тактовых импульсов (21.

Недостатком этого устройства является его малое быстродействие.

Это связано с тем, что для обеспечения контроля логических блоков с различным числом выходов число информационных входов преобразователя параллельного кода в последователь1124312. ный должно быть равно максимально возможному числу выходов у логических блоков, контролируемых с помощью этого устройства. Поэтому при проверке правильности функционирования большинства логических блоков, 5 имеющих количество выходов меньше максимального предела, часть информационных каналов преобразоваТеля параллельного кода в последовательный оказывается свободной. Однако эти каналы опрашиваются счетчиком импульсов в процессе формирования сигнатуры. Чем меньше число выходов контролируемого логического блока по сравнению с максимально возможным, тем большее число тактовых импульсов генератора импульсов используется бесполезно для опроса незанятых каналов преобразователя параллельного кода в последовательный.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство для контроля цифровых узлов, содержащее генератор псевдослучайных кодов, блок переклю- 25 чателей, мультиплексор, сумматор по модулю два, регистр сдвига, элемент

ИЛИ-НЕ, причем группа выходов генератора псевдослучаных кодов соединена соответственно с первой группой вхо- 30 дов блока переключателей, первая группа выходов которого соединена с группой выводов проверяемого узла и с группой информационных входов мультиплексора, выход .которого соединен З5 с входом свертки по модулю два, группа входов которого соединена с группой выходов регистра сдвига, информационный вход которого соединен с выходом свертки по модулю два, введены блок управления, блок выработки синхросигналов,шифратор, блок приоритетов,группа элементов И и группа триггеров, причем вход запуска устройства соединен с первым управляющим входом блока выработки синхросигна- 45 лов,выход которого соединен с первым входом блока управления, первый выход которого соединен с вторым управляющим входом блока выработки синхросиг,налов,второй выход блока управления 5р соединен с синхровходами триггеров группы, установочные входы которых соединены с установочным входом блока выработки синхросигналов, с установочным входом блока управления, с установочным входом регистра сдвига, с установочным входом генератора псевдослучайных кодов и с входом начальной установки устройства, группа выходов которого соединена с группой выходов регистра сдвига, синхровход которого соединен с. третьим выходом блока управления, второй вход которого соединен с выходом элемента ИЛИ-HE . с нулевыми входами триггеров груп- 65 пы, .единичные входы которых соединены соответственно с выходами блока приоритетов, с входами элемента

ИЛИ-HE и с входами шифратора, выходы которого соединены с адресными входами мультиплексора, вторая группа выходов блока переключателей соединена соответственно с первыми входами элементов И группы, вторые входы которых соединены соответственно с инверсными выходами триггеров группы, выходы элементов И группы соединены с входами блока приоритетов, четвертый выход блока управления соединен с управляющим входом генератора псевдослучайных кодов, причем блок управления содержит два триггера, два счетчика, четыре элемента И, элемент НЕ, элемент ИЛИ, причем первая и вторая группы информационных входов устройства соединены соответственно с группами информационных входов первого и второго счетчиков, синхровходы которых соединены с нулевыми входами первого и второго триггеров, с установочным входом блока, управляющие входы счетчиков соединены соответственно с первым и вторым входами элемента ИЛИ и соединены соответственно с выходами первого и второго элементов И, первый вход блока соединен с первым входом первого элемента И, с первым входом третьего элемента И, второй вход которого соединен с прямым выходом первого триггера, инверсный выход которого соединен с вторым входом первого элемента И, выходы переполнения первого и второго счетчиков соединены соответственно с единичными входами первого и второго триггеров, инверсный выход второго триггера является первым выходом блока, второй выход которого соединен с первым входом второго элемента И, с первым входом четвертого элемента И и с --выходом третьего элемента И, второй вход четвертого элемента И соединен с выходом элемента НЕ, вход которого соединен с вторым входом второго элемента И и является вторьм входом блока, третий вход которого соединен с выходом четвертого элемента И, четвертый выход .которого соединен с управляющим входом гене1ратора псевдослучайных кодов.

Кроме этого, блок выработки синхросигналов содержит два триггера, задающий генератор, элемент И, элемент ИЛИ, причем выход задающего генератора соединен с первым входом элемента И, с синхровходом первого триггера, выход которого соединен с вторым входом элемента И, выход которого является выходом блока, первый управляющий вход котброго со единен с единичным входом второго

1124312 триггера, второй управляющий вход блока соединен с первыч входом элемента ИЛИ, второй вход которого соедИнен с установочным входом блока, выход элемента ИЛИ соединен с нулевым входом второго триггера,инверсный выход которого соединен с нуле,вым входом первого триггера,информационный вход которого соединен с прямым выходом второго триггера.

При этом блок приоритетов содержит и-1 элементов НЕ, где n - число входов блока, и-1 элементов И, причем первый вход блока соединен с входом первого элемента НЕ и является первым выходом блока, входы 15 с второго по (n --1) -й которого соединены с входами соответствующего элемента НЕ и с первыми входами элементов И соответственно с первого по (и -1) -й, выход i-ro элемен- 20 та НЕ, где равно 1,2,..., л -1 соединен с входами с первого по и-й элементов И, с i-го.по (6 -1)-й выходы элементов И являются соответственно входами с второго по -й 25 блока.

На фиг. 1 приведена структурная схема предлагаемого устройства; на фиг. 2-5 — примеры технической реализации коммутатора, генератора 30, псевдослучайных кодов, блока выработки синхросигналов, блока управления соответственно; на фиг. б — временные.диаграммы, поясняющие работу блока Управления; на фиг. 7 - пример З5 технической реализации блока приоритетов.

Устройство содержит мультиплексор 1, блок 2 переключателей, генератор 3 псевдослучаных кодов, сумматор 4 по модулю два, регистр 5 сдвига, блок б управления, блок 7 выработки синхросигналов, шифратор

8, элемент ИЛИ-HE 9, блок 10 приоритетов, группу И элементов 11, группу триггеров 12, вход 13 начальной 45 установки, вход 14 запуска устройства, контролируемый цифровой узел 15.

Блок 2 переключателей содержит (где - число выводов проверяемого узла) сдвоенных переключателей

16. Первые входы переключателей сое.динены с группой входов блока, вторые входы - с шиной логической единицы, третьи входы — с шиной логического нуля, а первые.и втоРые входы являются соответственно первой и второй группой выходов блока.

Генератор 3 псевдослучайных кодов содержит сумматор 17 по модулю два и регистр 18 сдвига. Вход начальу ной установки и управляющий вход ко-) торого соединены соответственно с входом начальной установки регистра

i8 сдвига.

Блок 7 выработки синхросигналов содержит элемент И 19, задающий генератор 20, триггеры 21 и 22, элемент ИЛИ 23.

Бл к 6 управления содержит триггер 24, элемент ИЛИ 25, вычитающие счетчики 26 и 27, элементы И 28-31, элемент НЕ 32, первую и вторую 34 группы информационных входов, первый вход 35, второй вход 36, выход 37 переполнения первого счетчика, прямой выход 38 первого триггера, выход 39 переполнения второго счетчика 27, триггер 40, третий выход 41 блока, второй выход 42 блока, четвертый выход 43 блока, первый выход 44 блока.

Блок 10 приоритетов содержит элементы И 45, элементы НЕ 46.

Устройство работает следующим образом.

Перед началом контроля производится установка переключателей 16 блока

2 переключателей. Положение каждого из переключателей определяется тем, чем является вывод контролируемого цифрового узла 15 — входом или выходом. Выключенное состояние переклю!.чателя соответствует выходу блока

15, а включенное состояние — входу (на фиг. 2 переключатели 16 показаны в выключенном состоянии). В выключенном состоянии переключателя выход второй группы выходов блока 2 подключается к шине логической единицы.

Во включенном состоянии переключателей 16 выход первой группы выходов блока 2 соединяется с входом блока

2, выход второй группы выходов блока

2 подключается к шине логического нуля. Таким образом, если вывод контролируемого узла 15 является выходом, то переключатель 16 выключен и этот вывод соединияется с соответствующим информационным входом мультиплексора 1, а на первый вход элемента И ll с блока 2 подается сигнал логической единицы. Если вывод контролируемого узла 15 является входом, то переключатель 16 и этот вывод через блок 2 соединяются с выходом генератора 3 псевдослучайных кодов, а на первый вход элемента И 11 с блока 2 подается сигнал логического нуля.

Для приведения устройства в исходное состояние на шину 13 начальной установки устройства подается сигнал логического нуля, который обнуляет регистр 5 сдвига и триггеры 12, устанавливает в исходное состояние генератор 3 псевдослучайных кодов, блок 7 и блок б управления.

В генераторе 3 псевдослучайных кодов по сигналу начальной установки в регистр 18 сдвига заносится исходная кодовая комбинация, например 11...1.

В блок 7 выработки синхросигналов по сигналу начальной установки обнуляет7

1124312 ся триггер 22, который сигналом со своего прямого выхода сбрасывает в нулевое состояние триггер 21. При этом сигнал с прямого выхода триггера 21 запрещает прохождение импульсов от задающего генератора 20 через 5 элемент И 19 на выход блока 7. В блоке 6 управления сигнал начальной установки обнуляет триггеры 40 и 42 и производит запись в вычитающие счетчики 26 и 27 кодов, поданных на 10 первую 33 и вторую 34 группы информационных входов. В вычитающий счетчик

26 записывается код, соответствующий числу кодов генератора 3 псевдослучайных кодов, необходимых для пРиве- $5 дения контролируемого логического блока 15 в исходное состояние. В вычитающий счетчик 27 записывается код, соответствующий числу кодов генератора 3 псевдослучайных кодов, исполь зуемых для проведения контроля работоспособности узла 15.

В основу работы устройства положен .принцип сигнатурного контроля. Тестовые воздействия, Формируемые генерато-5 ром 3 псевдослучайных кодов, поступают через блок 2 на входы контролируемого узла 15. Выходные реакции узла

15 с помощью мультиплексора 1 преобразуются в последовательный код, поступающий на вход сигнатурного анали-Зо затора (регистр 5 сдвига с суммато ром 4 по модулю два в обратной связи), Сигнатурный анализатор из входной последовательности сигналов

Формирует специфичный для каждого 35 контролируемого узла 15 код, называемый сигнатурой.

Контроль узла 15 проводится в устройстве за два этапа. Во время первого этапа осуществляется установка в 4р определенное исходное состояние элементов памяти (триггеры, счетчики, регистры) узла 15, что необходимо для получения однозначных результатов контроля. Во время этого этапа на 45 входы контролируемого узла 15 подаются коды от генератора 3 псевдослучайных кодов..Работа сигнатурного анализатора при этом блокируется.

Число кодов, используемых для приведения в исходное состояние узла 15, зависит от структуры этого блока и определяется экспериментально. На втором этапе контроля осуществляется формирование сигнатуры контролируемого узла 15, характеризующей его 55 работоспособность.

Во время второго этапа контроля на входы узла 15 подаются коды с выходов генератора 3 псевдослучайных кодов. После подачи каждого кода осуществляется преобразование параллельной выходной реакции узла 15 в последовательный код с помощью мультиплексора 1. управление работой мультиплексора 1 осуществляют 65 шифратор 8, элемент ИЛИ-НЕ 9, блок

10 приоритетов, группа элементов И

11 и группа триггеров 12. Сигналы с выхода мультиплексора l поступают на вход сигнатурного анализатора, где формируется сигнатура контролируемого узла 15. Блок 6 управляет рабЬтой всех узлов устройства. Число кодов генератора 3 псевдослучайных кодов,.используемых для проведения второго этапа контроля, выби-. рается из учета полноты контроля узла 15 и зависит от,структуры этого блока и определяется экспериментально.

Начало работы устройства задается сигналом по входу 14, который поступает на первый вхад блока 7 и устанавливает в единичное состояние триггер 22. При этом с нулевого входа триггера 21 снимается сигнал логического нуля, удерживающий его в нулевом состоянии, и на информационный вход этого триггера подается сигнал логической единицы; По положительному фронту импульса с выхода задающего генератора 20 триггер 21 устанавливается в единичное состояние и разрешает прохождение импульcos c выхода генератора 20 через элемент И 19 на выход блока.7,.Тактовые им1, пульсыс выхода блока 7 выработки синхросигналов поступают на вход блока 6 управления.В блоке 6 управления сигнал с инверсного выхода триггера

40 разрешает прохождение тактовых импульсов через элемент И 29 на счетный вход вычитающего счетчика 26 и через элемент И 29 и элемент ИЛИ 25 на вход синхронизации генератора 3 псевдослучайных кодов. Каждый тактовый импульс.уменьшает на единицу содержимое вычитающего счетчика 26 и вызывает формирование на выходах генератора 3 псевдослучайных кодов очередного кода, поступающего через блок 2 на входы контролируемого узла 15. Эти коды приводят в исходное сосТояние элементы памяти узла 15.

После прохождения тактовых импульсов на выходе переполнения вычитающего счетчика 26 формируется импульс, устанавливающий триггер 40 в единич» ное состояние. При этом запрещается прохождение тактовых импульсов через элемент И 29. На этом завершается первый этап контроля логического блока 15 и начинается второй этап.

Сигнал с прямого выхода триггера 40 разрешает прохождение тактовых импульсов через элемент И 30 на синхровходы триггеров 12. В исходном состоянии на выходе элемента ИЛИ-НЕ

9 установлен сигнал логического нуля, разрешающий прохождение тактовых импульсов с выхода элемента И 30 через элемент И 31 блока управления

6 на вход синхронизации регистра 5

1124312

10 сдвига сигнатурного анализатора.

Тактовые импульсы, поступающие на вход синхронизации регистра 5 сдвига, производят запись выходных сигналов контролируемого узла 15 в сигнатурный анализатор. 5

Этот процесс осуществляется следующим образом.

На трех выводах, которые являются выходами, на первые входы элементов

И 11 поступают сигналы логической 1О единицы с блока 2 переключателей.

На первые входы остальных элементов

И из группы 11. подаются сигналы логического нуля, на выходах этих элементов И удерживается сигнал логичес-15 кого нуля в, течение всего времени контроля узла 15. На вторые входы элементов И 11 поступают сигналы логической единицы с инверсных выходов триггероВ 12, которые в исходном состоянии обнулены. Сигналы логической 2О единицы с выходов элементов И 11 подаются на соответствующие входы блока 10 приорететов.

Блок 10 приоритетов из этих сигналов выбирает один с наибольшим прио- 25 ритетом и формирует на этом выходе сигнал логической единицы, на остальных выходах блока 10 приоритетов устанавливаются сигналы логического нуля. Сигнал с этого выхода блока 10 30

< приоритетов вызывает появление на выходах шифратора 8 кода, который, поступая на управляющие входы мультиплексора 1, обеспечивает подключение через него этого вывода контро- З5 лируемого узла 15 к входу сумматора

4 по модулю два сигнатурного анализатора. Тактовый импульс, поступающий на вход синхронизации регистра

5 сдвига, по переднему (положительному) Фронту производит 3, ись сиг- 40 нала с этого вывода узла 15 в сигнатурный анализатор.

По заднему (отрицательному) фронту этого же тактового импульса, при- 45 ходящего на синхровходы триггеров

12, соответствующий триггер уста-. навливается в единичное состояние, поскольку на его единичный вход поступает сигнал логической единицы с соответствующего выхода блока 10 приоритетов, а на нулевой вход— сигнал логического нуля с выхода элемента ИЛИ-НЕ 9. Остальные триггеРы гРуппы 12 обнулены и своего состояния не изменяют, поскольку на их единичных и нулевых входах присутст» вуют сигналы логического нуля. После того, как триггер 12 установится в единичное состояние, сигнал с его инверсного выхода вызывает появление на выходе соответствующего элемента И 11 сигнала логического нуля.

Теперь на входы блока 10 приоритетов поступают сигналы логической еди., ницы с выходов остальных элементов 65

И. Блок 10 приоритетов из этих сигналов выбирает один наиболее приоритетный, например сигнал с выхода элемента И 11, и выставляет на своем выходе сигнал логической единицы (на остальных выходах выставляются сигналы логического нуля). На выходах шифратора 8 появляется новый код, обеспечивающий подключение вывода контролируемого логического блока 15 через мультиплексор 1 к входу сигнатурного анализатора. По переднему фронту тактового импульса на входе синхронизации регистра 5 сдвига осуществляется запись в сигнатурный анализатор выходной. реакции с вывода логического узла 15, а по заднему фронту этого же тактового импульса, поступающего на синхровход триггеров 12 группы, триггер устанавливается в единичное состояние. Аналогичным образом происходит запись в сигнатурный анализатор сигнала следующего вывода логического узла

15. По окончании регистрации выходной реакции узла 15 в сигнатурном анализаторе триггеры 12, соответствующие выходам, оказываются установленными в единичное состояние, на выходах элементов И 11 и на выходах блока 10 приоритетов устанавливаются сигналы логического нуля. В результате, на выходе элемента ИЛИ-HE 9 формируется сигнал логической единицы, который поступая на вход блока 6 . управлейия, запрещает прохождение тактовых импульсов через элемент И

31 на синхровход регистра 5 сдвига и разрешает прохождение тактового импульса с выхода элемента И 30 через элемент И 28 на счетный вход вычитающего счетчика 27 и через элемент И 28 и элемент ИЛИ 25 на синхровход генератора 3 псевдослучайных кодов. В результате, на единицу уменьшается содержимое вычитающего счетчика 27, а на выходах генератора 3 цсевдослучаных кодов. происходит

1 смена кода. На выходах контролируемого узла 15 появляется реакция на новое входное тестрвое воздействие.

Тот же тактовый импульс, который производит смену кода генератора 3 псевдослучайных кодов, происходит через элемент И 30 на входы синхронизации триггеров 12 группы и сбра сывает в нулевое состояние триггеры, которые соответствовали выходам единичных, поскольку на входах триггеров присутствует сигнал логического нуля, а на нулевых входах сигнал логической единицы с выхода элемента ИЛИ-НЕ 9.

На входы элементов И поступают сигналы логической единицы с инверсных выходов триггеров. На соответствующем выходе блока 10 приоритетов выставляется сигнал логической еди, ницы. На выходе элемента ИЛИ-НЕ 9

1124312

12 формируется сигнал логического нуля, который запрещает прохождение такто, вых импульсов на вход синхронизации генератора 3 псевдослучайных кодов и на счетчный вход вычитающего счетчика 27 блока 6 управления и разрешает прохождение тактовых импульсов на синхровход регистра 5 сдвига сигнатурного анализатора. Далее повторяется описанный процесс последовательной регистрации выходных сигналов контролируемого узла в сигнатурном анализаторе. Таким образом, после каждой смены кода на выходах генератора 3 псевдослучайных кодов происходит запись реакции контролируемого логического блока в сигнатурный анализатор. Это продолжается до тех пор, пока не произойдет обнуление вычитающего счетчика

27 в блоке 6 управления. При этом на выходе переполнения вычитающего счетчика 27 формируется импульс, устанавливаквр и в единичное состояние триггер 24, Сигнал с инверсного выхода триггера 24 сбрасыает в нулевое состояние триггер 22.блока 7 выработки синхросигналов, который, в свою очередь, обнуляет триггер 21.

Сигнал с прямого выхода триггера 21 запрещает прохождение импульсов с генератора 20 через элемент И 19 на вход блока 6 управления. На этом завершается контроль логического узла 15.

Итак, в предлагаемом устройстве в процессе формирования сигнатуры производится подключение к входу сигнатурного анализатора только тех выводов чонтролируемого блока, которые являются выходами. Лишь они учествуют в формировании сигнатуры контролируемого блока. В устройствепрототипе после выдачи на контроли- . руемой блок тестового воздействия к входу снгнатурного анализатора долж- ны последовательно подключаться с помощью преобразователя параллельно- го кода в последовательный как минимум -1 выводов контролируемого блока из расчета, что n — - общее число выводов этого блока, а (е -1)-максимально возможное число его вы15 ходов. В противном случае ограничи» вается область применения устройства. прототипа. На практике ВО% логических блоков имеют s среднем n/2 выходов. Поэтому при контроле большинства логических блоков в устройстве-прототипе каждая реакция контролируемого блока на псеводосдучайный входной код преобразуется в сигнатуру эа и-1 тактов, а в предлагаемом устройстве — эа n/2 тактов. Та-. ким образом, введение в устройство блока управления, шифратора, блока приоритетов, группы элементов И и группы триггеров увеличивает в среднем вдвое его быстродействие. Повы-. шение быстродействия устройства, в свою очередь, позволяет сократить время контроля цифровой аппаратуры или при том же времени контроля увеличить достоверность контроля путем

35 проведения его на большем числе входных тестовых воздействий контро,лируемого блока.

1124312

1124312

1124312

1124312

Составитель Н.Торопова

Техред Т. Цубинчак . Еорректор М.Иаксимишинец г ,Редактор Л.алексеенко

Заказ 8281/38 Тираи 698 Подписное . ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035,. Москва, %-35, Рауюская наб., д.4/5 вv»w=====I ев

Филиал ППП Патент, г.улаород, ул,Проектная,4