Буферное запоминающее устройство

 

1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО , содержащее основной блок памяти, информационные входы и выходы которого являются одними из информаи онных входов н выходами устройства , счетчик адресов записи, счетчик адресов считывания и первый триггер, первый вход которого соединен с входом счетчика адресов записи и является входом адреса записи устройства, а второй вход - с входом счетчика адресов считывания и является входом адреса считывания устройства, причем прямой выход первого триггера лодключен к одному из управляющих входов осйовного блока памяти, отличающееся тем, что, с целью расширения области применения устройства за счет обеспечения возможности автоматического изменения адреса по строкам и по столбцам основного блог ка памяти, в него введены дополнительные блоки памяти, сумматор адресов строк, сумматор адресов столбцов, мультиплексор координат столбцов, мультиплексор координат строк и блок управления режимом, причем входы мультиплексора ко(эрдинат столбцов соединены соответственно с одним из выходов счетчика адреса записи и с одним из выходов счетчика адресов считывания , другие выходы которых подключены к входам мультиплексора координат строк, управляющие входы мультиплексоров соединены с прямым выходом первого триггера, одни из адресных входов первого дополнительного блока памяти подключены к выходам мультиплексора координат столбцов и одним из входов сумматора адресов столбцов, другие входы которого соединены с выходами второго дополнительного блока памяти, одни из адресных входов которого подключены к выходам мультиплексора координат b строк и одним из входов сумматора адресов строк, другие входы которого соединены с выходами первого дополнительного блока памяти, выходы сумматора адресов строк и сумматора адресов столбцов подключены к адресным входам основного блока памяти, другой управляющий вход которого соединен 1C с первым выходом блока управления ре4ib жимом, второй и третий выходы кото00 СО рого подключены к управлякщим входам первого и второго дополнительных блоков памяти, первый и второй входы блока управления режимом соединены с первым и с вторым входами первого триггера, входы с третьего по седьмой блока управления режимом являются управляющими входами устройства, а восьмой и девятый входы подключены со ответственно к управляющим выходам основного и первого дополнительного блоков памяти, другие адресные и информационные входы дополнительных блоков памяти являются соответственно другими адресными и другими

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,,SU„„1124379 з(5ц С 11 С 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ ь (21) 3617856/18-24 (22) 08.07.83 (46) 15.11.84. Бюл. ¹ 42 (72) В.В.Веселовский, В.И.Гриць и А.Н.Косыч (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

¹ 407394,,кл. G 11 С 9/04,,1972 °

2. Авторское свидетельство СССР № 705517, кл. С 11 С 9/04, 1977 (прототип) . (54) (57) 1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее основной блок памяти, информационные входы и выходы которого являются одними из информационных входов и выходами устройст- ва, счетчик адресов записи, счетчик адресов считывания и первый триггер, первый вход которого соединен с входом счетчика адресов записи и является входом адреса записи устройства, а второй вход — с входом счетчика адресов считывания и является входом адреса считывания устройства, причем прямой выход первого триггера лодключен к одному из управляющих входов основного блока памяти, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства sa счет обеспечения возможности автоматического изменения адреса по строкам и по столбцам основного бло-. ка памяти, в него введены дополнительные блоки памяти, сумматор адресов строк, сумматор адресов столбцов, мультиплексор координат столбцов, мультиплексор координат строк и блок управления режимом, причем входы мультиплексора координат столбцов соединены соответственно с одним из выходов счетчика адреса записи и с одним из выходов счетчика адресов считывания, другие выходы которых подключены к входам мультиплексора координат строк, управляющие входы мультиплексоров соединены с прямым выходом первого триггера, одни из адресных входов первого дополнительного блока памяти подключены к выхо-, дам мультиплексора координат столбцов и одним из входов сумматора адресов столбцов, другие входы которого соединены с выходами второго дополнительного блока памяти, одни из адресных входов которого подключены к выходам мультиплексора координат . g

O строк и одним из входов сумматора адресов строк, другие входы которого соединены с выходами первого дополнительного блока памяти, выходы сумматора адресов строк и сумматора ад- я ресов столбцов подключены к адресным входам основного блока памяти, другой управляющий вход которого соединен с первым выходом блока управления режимом, второй и третий выходы кото- фв рого подключены к управляющим входам фф первого и второго дополнительных 4 блоков памяти, первый и второй входы блока управления режимом соединены с первым и с вторым входами первого триггера, входы с третьего по седьмой блока управления режимом являются управляющими входами устройства, а вось- ф мой и девятый входы подключены со— ответственно к управляющим выходам основного и первого дополнительного блоков памяти, другие адресные и информационные входы дополнительных блоков памяти являются соответственно другими адресными и другими

1124379 информационными входами устройства.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления режимом содержит триггеры с второго по шестой и элементы И-ИЛИ, причем первый и второй входы перво— го элемента И-ИЛИ подключены к прямым выходам второго и третьего триггеров соответственно, а выход соединен с входом запуска пятого триггера, первый и второй входы второго элемента И-ИЛИ подключены соответственно к инверсным выходам второго и третьего триггеров, а выход соединен с входом запуска шестого триггера, третьи и четвертые входы элементов И-ИЛИ соответственно объединены и являются первым и вторым

Изобретение относится к вычисли-! тельной технике и может быть использовано в устройствах ввода изображений в цифровом виде в системы обработки информации.

Известно буферное запоминающее устройство (БЗУ), позволяющее осуществлять обмен информацией и совме,щать процесс ввода данных с процессом их обработки (1 ).

Однако известное устройство характеризуется ограниченной областью его применения из-за невозможности использования для ввода изображений в цифровом виде, представляющих собой дву- 15 мерную матрицу данных.

Наиболее близким техническим решением к изобретению является буферное запоминающее устройство, содержащее накопитель, счетчики адресов записи . 20 и чтения, мультиплексор, служащий для выбора того или иного счетчика адреса в зависимости от выполняемой операции, регистр числа, соединенный. с разрядными шинами накопителя и с g$ общими шинами числа, дешифратор, подключенный к адресным шинам накопителя, блок управления, одни из входов которого соединены с шинами управления, счетчик объема буферной зоны, первые и вторые входы которого соединены с первым и вторым входами бловходами блока, третьим, четвертым и пятым входами которого являются соответственно установочные входы второго, третьего триггеров и вход запуска четвертого триггера, установочный вход которого и входы синхронизации второго и третьего триггеров являются шестым входом блока, седьмым входом которого является пятый вход первого элемента И-ИЛИ, шестой вход которого подключен к прямому выходу четвертого триггера, восьмым и девятым входами блока являются соответственно установочные входы пятого и шестого триггеров и пятый и шестой входы второго элемента И-ИЛИ, первым, вторыми третьимвыходами блока являются соответственно прямые выходы шестого,пятого и четвертого тригерров.

2 ка управления, регистр объема буферной зоны, одни из входов которого подключены к общим шинам числа, а другой вход соединен с третьим входом блока управления, блок анализа состояния буферной зоны, первые и вторые входы которого подключены к выходам счетчика объема буферной зоны и регистра объема буферной зоны одни из выходов которого соединены с одноименными входами счетчика объема буферной эоны, а другие выходыс одноименными входами дешифратора 2 .

Недостаток данного устройства обусловлен также ограниченной областью

er o применения.

Цель изобретения - расширение области применения устройства за счет обеспечения возможности автоматического изменения адреса по строкам и

"толбцам основного блока памяти.

Поставленная цель достигается тем, что в буферное запоминающее устройство, содержащее основной блок памяти, информационные входы и выходы которого являются одними из информационных входов и выходами устройства, счетчик адресов записи, счетчик адресов считывания и первый триггер первый вход которого соединен с входом счетчика адресов записи и является выходом адреса записи устройства, з 11243 а второй вход — с входом счетчика ад- ресов считывания и является входом ад- . реса считывания устройства, причем прямой выход первого триггера подключен к одному из управляющих входов основного блока памяти, введены дополнительные блоки памяти, сумматор адресов строк, сумматор адресов столбцов, мультиплексор координат столбцов, мультиплексор координат строк ,и блок управления режимом, причем входы мультиплексора координат столбцов соединены соответственно с одними из входов счетчика адреса записи и с одними из выходов счетчика ад15 ресов считывания, другие выходы которых подключены к входам мультиплексора координат строк, уйравляющие входы мультиплексоров соединены с прямым выхсдом первого триггера, Z0 одни из адресных входов первого дополнительного блока памяти подключены к выходам мультиплексора коорди. нат столбцов и одним из входов сумматора адресов столбцов, другие входы которого соединены с выходами второг о дополнительного блока памяти, одни из адресных входов которого подключены к выходам мультиплексора координат строк и одним из входов сумматора адpecos строк, другие входы которого

30 соединены с выходами первого дополнительного блока памяти, выходы сумматора адресов строк и сумматора ад-. ресов столбцов подключены к адресным входам основного блока памяти, дру- З5 гой управляющий вход которого соединен с первым выходои блока управления режимом, второй и третий выхбды которого подключены к управляющим входам первого и второго дополнитель-40 ных блоков памяти, первый и второй вхоцы блока управления режимом соединены с первым и с вторым входами первого триггера, входы с третьего по седьмой блока управления режимом яв- 45 ляются управлякщими входаии устройства, а восьмой и девятый входы подключены соответственно к управляницим выходам основного и первого дополнительного блоков памяти,. другие адресные 5О и информационные входы дополнительных блоков памяти являются соответственно другими адресными и другими информационными входами устройства.

Кроме того, блок управления режи- 55 мом содержит триггеры с второго по шестой и элементы И-ИЛИ, причем первый и второй входы первого элемента

79 4

И-ИЛИ подключены к прямым выходам второго и третьего триггеров соответственно, а выход соединен с входом запуска пятого триггера, первый и в орой входы второго элемента И-ИЛИ подключены соответственно к инверсным выходам второго и третьего триггеров, а выход соединен с входом запуска шестого. триггера, третьи и четвертые входы элементов И-ИЛИ соответственно объединены и являются первым и вторым входами блока, третьим, четвертым и пятью входаии которого являются соответственно установочные входы второго, третьего триггеров и вход запуска четвертого триггера, установочный вход которого и вход синхронизации второго и третьего триггеров являются шестым входои блока, седьмым входом которого является пятый вход первого элемента И-ИЛИ, шестой вход которого подключен к прямому выходу четвертого триггера, восьмым и девятым входами блока являются соответственно установочные входы пятого и шестого триггеров и пятый и шестой входы второго элемента И-ИЛИ, первым, вторым, и третьим выходами блока являются соответственно прямые выходы шестого, пятого и четвертого триггеров.

На чертеже представлена функциональная схема предложенного устройства.

Устройство содержит основной блок

1 памяти, дополнительные блоки 2 и 3. памяти, сумматор 4 адресов строк сумматор 5 адресов столбцов, мультиплек-, соры 6 координат столбцов, мультиплексор 7 координат строк, счетчик 8 адресов записи,. счетчика 9 адресов считывания, адресные входы 10 основного блока 1 памяти, первый триггер

11, блок 12 управления режимом.

Блок 12 управления режимои содержит триггеры 13-15 с второго по четвертый, первый элемент И-ИЛИ 16, пятый триггер 17, второй элемент И-ИЛИ

18 и шестой триггер 19. На чертеже обозначены вход 20 адреса записи, вход 21 адреса. считывания, управляющие входы 22-26, другие адресные входы 27, информационные входы 28 и 29 и информационные выходы 30 устройст-. ва.

Устройство работает следукщим образом.

До сеанса работы сигналом на входе

24 устанавливается триггер 15, опре3 11243 ,. ляющий операцию записи в блоках 2 и 3 и разрешающий прохождение запро ов на загрузку с входа 26 через элемент И-ИЛИ 16, По входам 27., 28 и

26 осуществляется запись информации в блоки 2 и 3. Эта информация представляет собой совокупность поправок к координатам строк и столбцов, вычисляемых предварительно в соответствии с заданным алгоритмом геометрической нормализации . В блок 2 записываются поправки к координатам строк, в блок 3 — к координатам столбцов. Запись информации в блоки

2 и 3 может осуществляться параллель-15 но за счет пространственного разделения шин 27, Устройство функционирует в трех режимах .

Первый режим: запись с нормализацией, считывание без нормализации.

Перед установкой режима на выход

22 подается сигнал уровня "единицы", на входы 23 и 24 — сигналы "нуля".

Установка режима осуществляется импульсным сигналом на входе 25, который устанавливает триггер 13 и сбрасывает триггеры 14 и 15.

Запрос на запись, поступивший по входу 20 увеличивает содержимое счет-

30 чика 8 на единицу, устанавливает триггер 11 и открывает третий вход элемента И-ИЛИ 16, на первом входе которого поступает уровень "единицы с прямого выхода триггера 13. Сигнал с прямого выхода триггера 11 выбирает входы мультиплексоров 6 и

7, подключенные к счетчику 8, и определяет операцию записи в блоке 1.

Старшие разряды кода адреса в счет.—

40 чике 8, являющиеся координатами столбца вводимого элемента изображения, с выходом мультиплексора 6 поступают на адресные входы блока 2 и входы сумматора 5. Младшие разряды кода адреса в счетчике 8, являющиеся коорди45 натами строки вводимого элемента изображения, с выходов мультиплексора 7 поступают на адресные входы блока 3 и на входы сумматора 4. Сигнал с выхода элемента И-ИЛИ 16 устанавливает

50 триггер 17, который формирует сигнал

"Разрешение выборки" для блоков 2 и

3. После операции считывания на вьмодах блоков 2 и 3 оказываются коды поправок к координатам элемента мат-: рицы вводимого изображения. В блоке

2 считывается поправка к координат строки, кот рая определяется ко79 Ь ординатой столбца вводимого элемента матрицы изображения, а н блоке 3 считывается поправка к координате столбца, определяемая координатой строки ввопимого элемента матрицы изображения. Сумматоры 4 и 5 осуществляют суммирование считанных поправок с текущими координатами адресов соответственно строки и столбца элемента ненормализованного изображения. Таким образом, на шинах 10 появляется новый адрес элемента изображения, сформированный в соответствии с требуемым алгоритмом нормализации.

По завершении операции считывания в блоках 2 и 3 блок 2 формирует сигнал "Конец цикла", поступающий на пятый и шестой входы элемента И-ИЛИ

18. Сигнал с выхода элемента И вЂ И

18 устанавливает триггер 19, формирукиций сигнал "Разрешение выборки" для блока 1. После завершения операции записи по адресу на входах 10 блок 1 формирует сигнал "Конец цикла". который сбрасывает триггеры 19 и 17, возвращая блок 12 в исходное состояние.

При поступлении по входу 21 заявки на считывание информации из БЗУ увеличивается на единицу содержимое счетчика 9 и сбрасывается триггер 11 сигнал с прямого выхода которого выбирает вторые входы мультиплексоров 6 и,7 и определяет операцию считывания в блоке 1. Элемент И-ИЛИ 16 сигнала не вырабатывает, так как его второй вход закрыт сигналом с прямого выхода триггера 14. Триггер 17, следовательно, не устанавливается, а операция считывания в блоках 2 и 3 не производится. На информационных выходах блоков 2 и 3 — "нули". Координаты столбца и строки элемента матрицы изображения с вьмода мультиплексора 7 после суммирования. с "нулями" на сумматорах 5 и 4 без изменения подаются на входы 10. Заявка на считывание, поступившая по входу 2 1, открывает элемент И-ИЛИ 18, на втором входе которого уровень "единицы" с обратного вьмода триггера 14. Сигнал с выхода элемента И-ИЛИ 18 устанавливает триггер 19,формирующий сигнал "Разрешение выборки" для блока 1.В результате считывание информации в блоке 1 осуществляется по адресу, хранящемуся в счетчике 9,т.е. без нормализации .

Режим второй: считывание с нормализацией, запись без нормализации.

1124379

Перед установкой режима на вход

23 подается уровень "единицы", на входы 22 и 24 — уровни "нуля". Установка режима осуществляется импульсным сигналом на входе 25, который устанавливает триггер 14 и сбрасывает триггеры 13 и 15.

Отличие этого режима от предыдущего состоит в том, что сигнал "Разрешение выборки" для блоков 2 и 3 10 формируется триггером 17 при поступлении запроса на считывание по входу

2 1, так как элемент И-ИЛИ 16 открыт сигналом с прямого выхода триггера 14.

В этом случае сумматорами 4 и 5 осу- 15 ществляется суммирование текущих координат строки и столбца элемента матрицы вводимого иэображения с поправками к координатам, которые считываются в блоках 2 и 3. Считывание ин- 20 формации в блоке 1 производится по новому адресу, сформированному по заданному алгоритму нормализации.

При поступлении по входу 20 sanpoca на запись сигнал "Разрешение 25 выборки" для блоков 2 и 3 не формируется, так как закрыт элемент И-ИЛИ

16 сигналом с прямого выхода триггера 13. Запись информации в блоке 1 осуществляется по адресу, хранящему- 30 ся в счетчике 8, т.е. без нормализа- . ции .

Третий режим: запись и чтение без нормализации.

Установка режима производится подачей импульсного сигнала на вход 25, причем на входах 22, 23 и 24 предварительно должны быть установлены уровни "нуля". В результате триггеры

13, 14 и 15 сбрасываются.

При работе в этом режиме как при поступлении по входу 20 запроса на запись, так и при поступлении по вхопч 21 запооса на считывание сигнал

"Разоешение выборки" для блоков 2 и 3 не формируется, так как элемент

И-ИЛИ 16 закрыт сигналами с триггеров

13 и 14. На выходах блоков 2 и 3 присутствуют "нули". В этом случае сумматоры 4 и 5 без изменения передают при записи содержимое счетчика 8, а при считывании — содержимое счетчика 9 на входы 10.

Таким образом, использование изобретенияя позволяет совместить ввод изображений в цифровом виде с их предварительной обработкой, заключающейся в устранении геометрических искажений, за счет чего расширяется область применения БЗУ.

Технико-экономическое преимущество предложенного устройства заключается в бапее широкой по сравнению с прототипом области его применения.

1124379

Составитель Т.Зайцева

Редактор М.Келемеш Техред С.Мигунова Корректор Л.Пилипенко

Закал 8290/42 Тираж 574 Подпис ное

ВНИИПИ Государственного комитета СССР п о делам из обре те ний и открытий

113035, Nn .-ква, Ж-35, Раушская наб., д. 4/5

Фил.нвл Г! ПИ "111:)т< нт", r . Ужгород, ул. Проектная, 4