Ячейка памяти для регистра сдвига

 

ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА, содержащая коммутирующий, управляющий и нагрузочный транзисторы, исток коммутирующего транзистора .является входом ячейки памяти, затвор соединен с первой тактовой шиной, а сток - с затвором управляющего транзистора , отличающая ся тем, что, с целью уменьшения потребляемой мощности ячейки памяти от постоянного источника питания при передаче уровня логического О, она содержит шунтирующий транзистор, затвор которого подключен к стоку коммутирующего транзистора, сток - к второй тактовой шине, а исток является первым выходом ячейки памяти, сток управ.ляющего транзистора подключен к шине питания, а исток является вторым выходом ячейки памяти, к которому подключен сток нагрузочного транзистора , исток и затвор которого под-§ ключены к общей шине. ю 1СЛ Од СП сд

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

3(5В С 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ . К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3542926/24-24 .. (22) 18.01.83 (46). 23.11.84. Бюл. 9 43 (72) Л.Т.Иванисов и В.П.Попов (53) 681.327.6 (088.8) (56) 1.Патент Великобритании

9 1407980, кл. G 11 С 19/28, опублик.

1975.

2.Интегральные схемы на МДП-приборах. М., Мир, 1975 с.299 (прототип) . (54)(57) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА

СДВИГА, содержащая коммутирующий, уп. равляющий и нагрузочный транзисторы, исток коммутирующего транзистора,является входом ячейки памяти, затвор

„.Я0„„655 А соединен с первой тактовой шиной, а сток — с затвором управляющего транзистора, о т л и ч а ю щ а я с-я тем, что, с целью уменьшения потребляемой мощности ячейки памяти от постоянного источника питания при передаче уровня логического 0, она содержит шунтирующий транзистор, затвор которого подключен к стоку коммутирующего транзистора, сток — к второй тактовой шине, а исток является первым выходом ячейки памяти, сток ( управляющего транзистора подключен к шине питания, а исток является вторым выходом ячейки памяти, к которому подключен сток нагрузочного транзистора, исток и затвор которого под-Q ключены к общей шине.

1125655

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в устройствах триггерного типа, счетчиках, сдвиговых регистрах и т.п.

Известна ячейка памяти на МДПтранзисторах, содержащая коммутирующий, ключевой, нагруэочной МДП-транзисторы и пару МДП-транзисторов, образующих парафаэный каскад. Ячейка характеризуется малым потреблением мощности при передаче уровня логического 0 (1 3., Недостатками ячейки являются большое количество транзисторов, а так- 15 же то, что при передаче уровня логической 1 ячейка потребляет мощность от источника тактовых импульсов.

Наиболее близкой к изобретению 2О является ячейка памяти на МДП-.транзисторах, содержащая коммутирующий, управляющий и нагрузочный транзисторы. Исток коммутирующего транзистора подключен к входу ячейки, 25 сток — к затвору управляющего транзистора, затвор - к тактовой шине.

Исток управляющего транзистора подключен.к общей шине, сток — к выходу ячейки, к которому подключен исток нагрузочного транзистора, сток которого подключен к шине питания, а затвор — к тактовой шине t.23.

Основным недостатком известной ячейки, является то, что сигнал на ее выходе противофазен по отношению к входному сигналу и,следовательно, при последовательном подключении двух таких ячеек на входе одной из них обязательно будет уровень логической 1, т.е. одна из двух ячеек всег- 40 да потребляет мощность от источника питания независимо от кода, записанного в первую ячейку.

Цель изобретения — снижение мощности, потребляемой ячейкой от источни-45 ка питания при передаче уровня логического 0, Поставленная цель достигается тем что ячейка памяти, содержащая коммутирующий, управляющий и нагрузочный транзисторы, исток коммутирующего транзистора является входом ячейки памяти, затвор соединен с первой тактовой шиной, а сток — с затвором управляющего транзистора, содержит также шунтирующий транзистор, затвор которого подключен к стоку коммутирующего транзистора, сток - к второй тактовой шине, а исток является пер-. вым выходом ячейки памяти, сток управляющего транзистора подключен к 60 шине питания, а исток является вторым выходом ячейки памяти, к которому подключен сток нагрузочного транзистора, исток и затвор которого подключены к общей шине. 65

Eia фиг.l приведена предлагаемая ячейка; на фиг,2 — диаграммы работы.

Ячейка содержит коммутирующий 1, управляющий 2, нагрузочный 3 и шунтирующий 4 МДП-транзисторы, вход 5, второй выход б, первую 7 и вторую 8 тактовые шины, шину 9 питания, общую шину 10, внутренний узел 11 и первый выход 12.

Ячейка работает следующим образом.

Предположим, что на вход 5 ячейки подается уровень логической 1, примерно равный напряжению питания.

Во время действия первого тактового импульса открывается коммутирующий транзистор 1, через который ем;. кости, подключенные к узлу 11, заряжаются до уровня входного напряжения, При этом управляющий транзистор 2 открывается, и на втором выходе б ячейки устанавливается положительное напряжение, величина которого ниже, чем напряжение в узле 11, примерно, на величину порогового напряжения управляющего транзистора 2.

После окончания первого тактового импульса шунтирующий транзистор 4 открыт напряжением в узле 11. Во время действия второго тактового импульса напряжение на первом выходе 12 начинает нарастать. Это напряжение через емкость затвор — исток шунтирующего транзистора 4 прикладывается к узлу 11 и увеличивает его. При этом напряжение на втором выходе б также повышается до напряжения, несколько меньшего, чем напряжение питания, что обеспечивает запись уровня логической 1 в следующую ячейку.

При подаче на вход 5 ячейки уровня логического 0 на время действия первого тактового импульса узел ll заряжается до уровня логического 0 . При этом во время действия второго тактового импульса шунтирующий 4 и управляющий 2 транзисторы закрыты, а сигналы на втором выходе б ячейки и первом выходе 12 соответствуют уровню логического 0, равному потенциалу общей шины. Поскольку в таком режиме управляющий транзистор 2 закрыт, ячейка не потребляет мощность от источника питания.

Поскольку ячейка не инвертирует входной сигнал, то при последовательном включении любого количества ячеек при передаче уровня логического 0 мощность от источника питания не потребляется.

И качестве базового образца принята ИС 528ХК1. Техническое преимущество предлагаемой запоминающей ячейки по сравнению с базовой состоит в уменьшении мощности, потребляемой

ИС от постоянного питания и источников тактовых импульсов, в 2-3 раза °

1I25655

Фиа 8

Составитель В.Гордонова

Редактор О.Юрковецкая Техред М. Кузьма Корректор A.Тяско

Заказ 8547/39 Тираж 574 Подписное

ВВИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, г.ужгород, ул,Проектная 4