Каскад цифрового накопителя

 

КАСКАД ЦИФРОВОГО НАКОПИТЕЛЯ , содержащий регистр и двоичньй сумматор, первьй . вход младшего разряда которого соединен с младшей кодовой шиной, вход переноса - с входной шиной переноса, выход переноса - с выходной шиной переноса, а вторые входы двоичного сумматора подключены к выходам соответствуюпщх разрядов регистра, тактовый вход которого соединен с шиной тактовых импульсов, отличающийс я тем, что, с целью повьш1ения быстродействия, в него введены блок кодирования и коммутатор, а в регистр - дополнительный разряд, выход которого соединен с управлянкцим входом комм татора и с шиной синхронного переноса, причем первые входы разрядов коммутатора подключены к соответствуюЬщм старшим кодрвьм шинам и входам блока кодирования , вторые входы - к соответствующим выходам блока кодирования, а выходы коммутатора соединены с. первыми входами соответствующих старших разрядов двоичного сумматора, выходы суммы и переноса которого соединены с информационными входами соответствующих разрядов регистра.

СОЮЗ СОВЕТСНИХ

СОЦЮЛИСТИЧЕСНИХ

РЕСПУБЛИН

4(51) H 03 К 23/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3646363/24-21 (22) 29.09.83 (46) 15.02.85. Бюл. ¹ 6 (72) А.С.Сидоров (53) 621.374.3 (088,8) (56) 1.Авторское свидетельство СССР № 1058069, кл. Н 03 К 23/00, 17.08.82.

2.Авторское свидетельство СССР

N- 783999, кл. Н 03 К 23/00,24.01.79 (прототип). (54)(57) КАСКАД ЦИФРОВОГО НАКОПИТЕЛЯ, содержащий регистр и двоичный сумматор, первый вход младшего разряда которого соединен с младшей кодовой шиной,- вход переноса †с входной шиной переноса, выход переноса — с выходной шиной переноса, а вторые входы двоичного сумматора подключены к выходам соответствую„„ЯО„„314О249 А щих разрядов регистра, тактовый вход которого соединен с шиной тактовых импульсов, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия, в него введены блок кодирования и коммутатор, а в регистр — дополнительный разряд, выход которого соединен с управляющим входом коммутатора и с шиной синхронного переноса, причем первые входы разрядов коммутатора подключены к соответствующим старшим кодовым шинам и входам блока кодирования, вторые входы — к соответствующим выходам блока кодирования, а выходы коммутатора соединены с.первыми входами соответствующих старших разрядов двоичного сумматора, выходы суммы и переноса которого соединены с информационными входами соответствующих разрядов регистра.

1140249

Изобретение относится к импульсной технике и может быть использовано .в цифровых синтезаторах частоты.

Известен цифровой накопитель, содержащий параллельный регистр, мультиплексор и два сумматора, первый вход первого из которых соединен с входной. шиной, тактовый вход паралf . лельного регистра соединен с шиной тактовых импульсов, а его выход — с 10 вторым входом первого сумматора, выход которого соединен с первыми входами второго сумматора и мультиплексора, второй вход которого соединен с выходом переноса первого сумматора, 15 а третий — с выходом второго сумматора, второй вход которого соединен с шиной вспомогательного входа, выход мультиплексора соединен с входом параллельного регистра Я .

Однако это устройство обладает ограниченным быстродействием и достаточной сложностью (содержит два сумматора).

Наиболее близким по технической сущности к предлагаемому является каскад цифрового накопителя, содержащий параллельный регистр, первый и второй двоичные сумматоры, причем первые входы первого двоичного сумматора соединены с кодовыми шинами, а вторые входы подключены к выходам соответствующих разрядов параллельного регистра, тактовый вход которого соединен с шиной тактовых импуль- . сов, информационные входы параллель35 ного регистра подключены к выходам суммы второго двоичного сумматора, входы которого подсоединены к выходам суммы и переноса первого двоичного сумматора (2) .

Недостатком такого каскада цифрового накопителя является низкое быстродействие, определяемое суммой задержки переключения параллельного

45 регистра и задержки прохождения сигнала через два последовательно соединенных двоичных сумматора. Кроме того, каскад имеет функциональные возможностир так как не позволяет

:,реализовать функцию двоичного цифро-.

50 аого накопителч.

Uezrb изобретения — повышение . быстродействия каскада цифрового накопителя. 55

Поставленная цель достигается тем, что в каскад цифрового накопителя, содержащий регистр и двоичный сумматор, первый вход младшего разря- да которого соединен с младшей кодовой шиной, вход переноса — с входной шиной переноса, выход переноса — с выходной шиной переноса, а вторые входы двоичного сумматора подключены к выходам соответствующих разрядов регистра, тактовый вход которого соединен с шиной тактовых импульсов, введены блок кодирования и коммутатор, а в регистр — дополнительный разряд, выход которого соединен с управляющим входом коммутатора и с шиной синхронного переноса, причем первые входы разрядов коммутатора подключены к соответствующим старшим кодовым шинам и входам блока кодирования, вторые входы — к соответствующим выходам блока кодирования, а выходы коммутатора соединены с первыми входами соответствующих старших разрядов двоичного сумматора, выходы суммы и переноса которого соединены с информационными входами соответствующих разрядов регистра. г

На чертеже изображена структурная электрическая схема каскада цифрового накопителя.

Каскад цифрового накопителя содержит двоичный сумматор 1 (параллельный с последовательным переносом), регистр 2, (параллельный), шину 3 тактовых импульсов, входную и выходную 5 шины переноса, младшую кодовую шину 6, старшие кодовые шины

7-9, шину 10 синхронного переноса, коммутатор 11, блок 12, кодирования, шину 13 выбора модуля пересчета каскада цифрового накопителя.

Блок 12 содержит инвертор 14, элемент 15 исключающее ИЛИ-HE u элемент 16 ИЛИ.

В устройстве тактовый вход регистра 2 подключен к шине 3, вход переноса младшего разряда двоичного сумматора 1 соединен с шиной 4, выход переноса старшего разряда двоичного сумматора 1 соединен с шиной 5 и с информационным входом дополнитель ного разряда регистра 2, первый вход младшего разряда двоичного сумматора 1 соединен с шиной 6, а первые входы старших разрядов двоичного сум-. матора соединены с соответствующими выходами коммутатора 11, управляющий вход коммутатора 11 подключен к шине 10 и к выходу дополнительного разряда регистра 2, выходы остальных

1140249 разрядов которого соединены с вторыми входами соответствующих разрядов двоичного сумматора 1, первые входы .коммутатора 11 подсоединены к шинам 7-9 и к входам блока 12, вто- 5 рые входы коммутатора 11 подключены к выходам блока 12, дополнительный управляющий вход коммутатора подсоединен к шине 13.

Каскад цифрового накопителя работает следующим образом.

Тактовые импульсы подаются на шину 3 устройства, выходной сигнал снимается с шины 5 или с шины 10 устройства. 15

При подаче на шину 13 потенциального сигнала с уровнем логического. нуля вне зависимости от наличия или отсутствия сигнала синхронного переноса на выходы коммутатора 11 пере- 20 дается информация с его первых входов.

В результате с кодовых шин 6-9 входная информация в двоичном коде без изменения поступает непосредст- 25 венно и через коммутатор 11 на первые входы двоичного сумматора 1, и устройство реализует функцию двоичного цифрового накопителя.

При подаче на шину 13 потенциаль- З0 ного сигнала с уровнем логической единицы коммутатор 11 начинает реагировать на сигнал синхронного переноса, поступающий на его управляющий вход.

Устройство работает следующим

35 образом.

Входная информация в двоично-десятичном коде 1-2-4-8, соответствующая значениям чисел от 0 до 9, поступает 40 на кодовые шины 6-9. В блоке 12 осуществляется операция перекодирования, равнозначная прибавлению к входной информации фиксированного числа 6.

При отсутствии сигнала синхронно- 45 го переноса входная информация с кодовых шин 6-9 без изменения поступает непосредственно, а также через первые входы и выходы коммутатора 11 на первые входы двоичного сумматора 50

1.

При возникновении сигнала синхронного переноса на выходы коммутатора

11 передается информация с его вторых входов. При этом на первые входы 55 двоичного сумматора 1 поступает информация в двоично-десятичном коде с избытком 6, соответствующая числам от 6 до 15., В результате устройство реализует функцию десятичного накопителя.

При реализации устройства на однотипных логических элементах время переключения коммутатора не превышает время формирования сигнала переноса первого младшего разряда двоичного сумматора. При этом коммутация кодов на первых входах второго и последующих старших разрядов двоичного сумматора не оказывает влияния на время формирования выходных сигналов параллельного двоичного сумматора с последовательным переносом.

В результате быстродействие каскада цифрового накопителя при модуле пересчета, равном 10, такое же, как и при модуле пересчета, равном 16, т.е. определяется суммой задержки переключения параллельного регистра и задержки прохождения сигналов через двоичный сумматор.

На основе устройства может быть построен многокаскадный параллельный цифровой накопитель с синхронным групповым переносом. Для этого шина

4 переноса каждого последующего старшего каскада должна быть подключена к шине 10 синхронного переноса предыдущего каскада, а шины 3 всех каскадов — объединены.

Особенностью работы такого,накопителя является то, что максимальная тактовая частота устройства определяется быстродействием одного каскада и не уменьшается с ростом числа каскадов.

Цифровой накопитель с синхронным переносом может быть использован в системах, к которым не предъявлены особые требования к величине задержки формирования сигнала синхронного переноса, например, в декадных генераторах псевдорегулярной последовательности импульсов — в системах прямого синтеза частоты, а также в качестве блока дробных разрядов делителя частоты с дробным переменным коэффициентом деления — в систе-мах косвенного синтеза частоты.

Быстродействие предлагаемого устройства в полтора раза выше аналогичного показателя прототипа. Это объясняется тем, что быстродействие базового объекта определяется суммой задержек прохождения сигнала через три приблизительно равных по быстродей1140249

Составитель А.Соколов

Редактор Е.Конча Техред M.Пароцай Корректор Е.Сирохман

Заказ 272/44 Тираж 72 Подписное

ВНИИПИ ГосударСтвенного комитета СССР. по делам изобретений и открьггий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная,4 ствию функциональных узла — параллельный регистр и два двоичных сумматора. Быстродействие предлагаемого каскада цифрового накопителя определяется суммой задержки прохождения сигналов только через один двоичный сумматорои параллельный регистр.

Изобретение имеет широкие функциональные возможности, так как предлагаемый каскад цифрового накопителя путем довольно простого пе5 реключения позволяет реализовать как функцию десятичного, так и функцию двоичного накопителя.