Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО по авт.св. № 1070545, о т л и ч а ющ е е с я тем, что, с целью расширения ег о функциональных возможностей путем вычисления функций вида х , -)7с, -тПГ и -{х в него введены четвертьй регистр сдвига, четвертый сумматор, шестой элемент И, четвертый элемент ШШ и четвертый триггер задержки, причем выход четвертого сумматора соединен с информационным .входом четвертого регистра сдвига и с третьим входом коммутатора устройства , второй выход коммутатора блока управления соединен с управляюпщм входом четвертого регистра сдвига , вход ввода данных которого подключен к нулевой шине устройства, выход генератора тактовых сигналов блока управления соединен с входами синхронизации четвертого регистра сдвига и четвертого триггера задержки , выход четвертого регистра подключен к первому входу четвертого сумматораi второй вход которого соединен с выходом шестого элемента И, первьй вход которого подключен к прямому выходу второго триггера, выход первого разряда распределителя импульсов блока управления соединен (Л с первым входом четвертого элемента ИЛИ, выход которого подключен к второму входу шестого элемента И, выход третьего регистра с цвига соединен с информационным входом четвертого триггера задержки, выход которого подключен к второму входу четвертого 4 4; элемента ИЛИ.

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

4 (51) ОПИСАНИЕ ИЗОВРЕТ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1070545 (21) 3623073/24-24 (22) 10.06.83 (46) 07.03.85.Бюл. № 9 (72) В.Л.Баранов (71) Ордена Ленина институт киоернетики им. В.M.Ãëóøêoâà (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

¹ 1070545, кл. G 06 F 7/552, 1982 (прототип). (54)(57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО по авт.св. ¹ 1070545, о т л и ч а ющ е е с я тем, что, с целью расширения его функциональных возможностей путем вычисления функций вида

3 х, 1х, õ и õ, в него введены четвертый регистр сдвига, четвертый сумматор, шестой элемент И, четвертый элемент ИЛИ и четвертый триггер задержки, причем выход четвертого сумматора соединен с информационным входом четвертого регистра сдвига и с третьим входом коммутатора уст„„ви„„п44шб д ройства, второй выход коммутатора блока управления соединен с управляющим входом четвертого регистра сдвига, вход ввода данных которого подключен к нулевой шине устройства, выход генератора тактовых- сигналов блока управления соединен с входами синхронизации четвертого регистра .сдвига и четвертого триггера задержки, выход четвертого регистра подключен к первому входу четвертого ( сумматора, второй вход которого соединен с выходом шестого элемента И, первый вход которого подключен к прямому выходу второго триггера, выход первого разряда распределителя импульсов блока управления соединен . с первым входом четвертого элемента

ИЛИ, выход которого подключен к второму входу шестого элемента И, выход третьего регистра сцвига соединен с информационным входом четвертого триггера задержки, выход которого подключен к второму входу четвертого элемента ИЛИ.

1144105

11зобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых системах управления и в устройствах вос— про«зведе ия функциональной завис«в мости

Но основному авт. св. Y 1070545, «звеcòно устр йство, содержащее три регистра сдвига, два сумматора, два

10 триггера, -.p«элемента ИЛИ, два элемента И, два триггера задержки, причем выход первого регистра сдвига соединен с первым входом первого сумматора, выход которого соединен с ин15 формационным входом первого регистра сдвига, выход второго регистра сдвига соединен с первым входом первого элемента ИЛИ и с первым входом второго сумматора, выход которого соеди—

20 нен с информационным входом второго регистра сдвига, выход третьего регистра сдвига соединен с входом сброса первого триггера и с первым входом второго элемента ИЛИ, выход кото25 рого соединен с первым входом первого элемента И, инверсный выход первого триггера соединен с вторым входом первого элемента И, выход которого соединен с информационным входом первого триггера задержки, выход третье-З0 го элемента ИЛИ соединен с первым входом второго элемента И, третий сумматор, блок сравнения, коммутатор, блок задания аргумента, третий, четвертый, пятый элементы И, третий 35 триггер задержки, блок управления, содержащий генератор тактовых импульсов, распределитель импульсов, генератор одиночных импульсов, коммутатор, элемент НЕ v. элемент задержки, 40 причем выход генератора тактовых импульсов соединен с входом распределителя импульсов и с входом синхронизации блока сравнения, выход h — 1-го разряда распределителя импульсов сое.45 динен с информационным входом генератора одиночных импульсов, выход П -ro разряда распределителя импульсов соединен с первым входом пятого элемента И и входом сброса блока сравнения,50 выход первого разряда распределителя импульсов соединен с вторым входом первого элемента ИЛИ, выход Л -1-го разряда распределителя импульсов соединен через элемент задержки с вто- 55, рым входом второго элемента И, выход, генератора одиночных импульсов соединен с информационным входом второго триггера. вход управления генератора одиночных импульсов соединен с первым выходом коммутатора блока, управляющий вход коммутатора блока через элемент НГ соединен с нулевой шиной устройства, второй выход коммутатора блока соединен с первым входом третьего элемента ИЛИ и с управляющими входами первого, второго и третьего регистров сдвига, выходы с первого по ll -й разрядов распределителя импульсов соединены соответственно с входами блока задания аргумента, второйй вход перво го сумматора с оедин ен с выходом третьего элемента И, первый вход которого соединен с выходом первого элемента ИЛИ, второй вход второго сумматора соединен с выходом четвертого элемента И, первый вход которого соединен с выходом третьего сумматора, первый и второй вход которого соединены с выходами первого и третьего триггеров задержки соответственна, информационный вход третьего регистра сдвига соединен с выходом третьего триггера задержки, ин— формационный вход которого соединен с выходом первого триггера задержки, вход синхронизации которого соединен с входами синхронизации второго и третьего триггеров задержки, с входами синхронизации первого, второго и третьего регистров сдвига, с входом синхронизации блока сравнения, прямой выход первого триггера соединен с информационным входом второго триггера задержки, выход которого соединен с BTopbIM входом второго элемента ИЛИ, информационный вход первого триггера соединен с выходам пятого элемента И, прямой выход триггера соединен с вторыми входами третьего, четвертого и пятого элементов И, вход сброса второго триггера соеди- нен с выходом второго элемента И, первый и второй выходы блока сравнения соединены соответственно.с вторым и третьим входами третьего элемента ИЛИ, входы ввода данных первого, второго и третьего регистров сдвига соединены с нулевой шиной устройства, первый и второй информационные входы блока сравнения соединены соответственно с выходами коммутатора устройства и блока задания аргумента, первый и второй входы коммутатора устройства соединены с выходами первого сумматора и первого эпемента И соответственно (1) .

3 11441

Недостаток известного устройства заключается в том, что оно не может вычислять функции вида х, <х, х

Ф 3Г Г и 1 7

Цель изобретения — расширение функциональных возможностей путем

3 2 вычисления функций вида х, -х, = х и 1х .

Поставленная цель достигается тем, что в вычислительное устройство введены четвертый регистр. сдвига, четвертый сумматор, шестой элемент И, четвертый элемент ИЛИ и четвертый триггер задержки, причем выход четвертого сумматора соединен с информа- 15 ционным входом четвертого регистра сдвига и с третьим входом коммутатора устройства, второй выход коммутатора блока управления соединен с уп, равляющим входом четвертого регистра сдвига, вход-ввода данных которого подключен к нулевой шине устройства,. выход генератора тактовых сигналов блока управления соединен с входами синхронизации четвертого регистра сдвига и четвертого триггера задержки, выход четвертого регистра сдвига подключен к первому входу четвертого сумматора, второй вход которого соединен с выходом шестого элемента И, первый вход которого подключен к прямому выходу второго триггера, выход первого разряда распределителя импульсов блока управления соединен с первым входом четвертого элемента

ИЛИ, выход которого подключен к второму входу шестого элемента И, выход третьего регистра сдвига соединен с информационным входом четвертого триггера задержки, ВыхОд кОтОрОгО 40 подключен к второму входу четвертого элемента ИЛИ.

На фиг. 1 изображена структурная схема вычислительного устройства; на фиг. 2 — структурные схемы блока задания аргумента и блока управления.

Вычислительное устройство содержит первый, второй и третий регистры 1 - 3 сдвига, первый, второй и третий сумматоры 4 — 6, первый RS- 50 триггер 7, второй RS-триггер 8, первый, второй и третий элементы ИЛИ

9 — 11, первый, второй, третий, четвертый и пятык элементы И 12 — 16, первый, второй и третий триггеры 55

17 — 19 задержки, блок 20 задания аргумента, блок 21 сравнения, блок

22 управления, коммутатор 23 и доппол05 4 нительно четвертый. регистр 24 сдвига, четвертый сумматор 25, шестой элемент

И 26, четвертый элемент ИЛИ 27 и четвертый триггер 28 задержки.

Выход регистра 1 сдвига соединен с первым входом сумматора 4, выход которого соединен с информационным входом регистра 1 сдвига. Выход регистра 2 сдвига соединен с первым входом элемента ИЛИ 9 и с первым входом сумматора 5, выход которого соединен с информационным входом регистра 2 сдвига. Выход регистра 3 сдвига соединен с входом сброса триг "ера 7 и с первым входом элемента ИЛИ 10, выход которого соединен с первым входом элемента И 12. Инверсный выход триггера 7 соединен с вторым входом элемента И 12, выход которого соединен через триггер 17 задержки с информационным входом триггера 19 задержки. Выход элемента ИЛИ 11 соединен с первым входом элемента И 13.

Второй вход сумматора 4 соединен с выходом элемента И 14, первый вход которого соединен с выходом элемента

ИЛИ 9. Второй вход сумматора 5 соединен с выходом элемента И 15, первый вход которого соединен с выходом сумматора 6, первый и второй входы которого соединены соответственно с выходами триггеров 17 и 19 задержки.

Информационный вход регистра 3 сдвига соединен с выходом триггера 19 задержки, вход синхронизации которого соединен с входами синхронизации триггеров 17 и 18 задержки, с входами синхронизации регистров 1 — 3 сдвига, с входом сИнхронизации блока

21 сравнения и с первым выходом блока 22 управления. Прямой выход триггера 7 соединен через триггер 1 8 задержки с вторым входом элемента

ИЛИ 10. Информационный вход триггера

7 соединен с выходом элемента И 16, первый вход которого соединен с входом сброса блока 21 сравнения и с вторым выходом блока 22 управления.

Прямой выход триггера 8 соединен с вторыми входами элементов И !4 — 16 °

Третий и четвертый выходы блока 22 управления соединены соответственно с вторым входом элемента ИЛИ 9 и с вторым входом элемента И 13. Вход сброса и информационный вход триггера 8 соединены соответственно с выхо-. дом элемента И 13 и с пятым выходом блока 22 управления. Первый и второй

1144105 выходы блока 21 сравнения соединены соответственно с вторым и третьим входами элемента ИЛИ 11, первый вход которого соединен с шестым выходом блока 22 управления и с управляющими входами регистров 1 — 3 сдвига, входы ввода данных которых соединены с нулевой шиной устройства. Первый и второй информационные входы блока 21 сравнения соединены соответ- 10 ственно с выходом коммутатора 23 и с выходом блока 20 задания аргумента, входы которого соединены с соответствующими выходами седьмой группы выходов блока 22 управления. Пер- 15 вый и второй входы коммутатора 23 соединены соответственно с выходами сумматора 4 и элемента И 12.

Информационный вход регистра 24 сдвига соединен с третьим входом ком- 29 мутатора 23 и с выходом сумматора 25, первый и второй входы которого соединены соответственно с выходом регистра 24 сдвига и выходом элемента

И 26. Первый выход блока. 22 управле- 25 ния соединен с входами синхронизации регистра 24 сдвига и триггера 28 задержки, информационный вход которого соединен с выходом регистра 3 сдвига, Шестой выход блока 22 управ- 31) ления соединен с управляющим входом регистра 24 сдвига, вход ввода дан— ных которого соединен с нулевой шиной устройства. Третий выход блока

22 управления соединен с первым входом элемента ИЛИ 27, второй вход кс- . . торого соединен с выходом триггера

28 задержки. Прямой выход триггера 8, соединен с первым входом элемента

И 26, второй вход которого соединен с выходом элемента ИЛИ 27.

Блок 20 задания аргумента (фиг.2) содержит коммутатор 29 и элемент

ИЛИ 30.

Входы коммутатора 29 соединены с соответствующими входами блока 20 задания аргумента. Выходы коммутатора 29 соединены с соответствующими входами элемента ИЛИ 30, выход которого является выходом 31 блока 20 задания аргумента.

Блок 22 управления (фиг. 2) содержит генератор 32 тактовых импульсов, распределитель 33 импульсов, генератор 34 одиночных импульсов, коммута- 55

:тор 35, элемент HE 36 и элемент 37 задержки на длительность тактового импульса. Выход генератора 32 такто- вых импульсов соединен с входом рас-. пределителя 33 импульсов и является первым выходом 38 блока 22 управления. Выход и-го и первого разрядов распределителя 33 импульсов соединены соответственно шинами 39 и 40 с вторым и третьим выходами блока, 22 управления. Выход п-1-го разряда распределителя 33 импульсов соединен с информационным входом генератора

34 одиночных импульсов и через элемент 37 задержки — с четвертым выходом 41 блока 22 управления, пятый выход 42 которого соединен с выходом генератора 34 одиночных импульсов, вход управления которого соединен с первым выходом коммутатора 35, вход которого через элемент НЕ 36 соединен с нулевой шиной устройства. Второй выход коммутатора 35 соединен с шестым выходом 43 блока 22 управления, выходы с первого по и-й разряды распределителя 33 импульсов являются седьмой группой выходов 44 блока 22 управления.

Вычислительное устройство работает следующим образом.

В исходном состоянии на шестом выходе блока 22 управления действует сигнал логической единицы, который поступает ча управляющие входы регистров 1 — 24 сдвига и устанавливает их в нулевое состояние, поскольку на их входах ввода данных действует сигнал логического нуля с нулевой шины устройства. Сигнал логической единицы на шестом выходе блока 22 управления формируется с помощью коммутаторов 35. В исходном состоянии коммутатор 35 подключает выход элемента HE 36 к шине 43 шестого выхода блока 22 управления (фиг. 2). Сигнал логической единицы шестого выхода блока 22 управления через элемент

ИЛИ 11 открывает элемент И 13, через который на вход сброса триггера 8 поступает последовательность импульсов четвертого выхода блока 22 управления, на пятом выходе которого действует сигнал логического нуля. Триггер 8 устанавливается в нулевое состояние и блокирует сигналом прямого выхода элементы И 14 — 16 и 26. Триггер 7 устанавливается в нулевое состояние нулевым сигналом выхода регистра 3 сдвига.

Таким образом, в исходном состоя нии регистры 1 — 3 и 24 сдвига, а

1144105 также триггеры 7 и 8 находятся в нулевом состоянии.

Из сигналов генератора 32 тактовых импульсов распределитель 33 импульсов формирует íà и выходах (n-ко- 5 лическо разрядов регистров 1, 2 и

24) и последовательностей импульсов длительностью с, периодом Т=п и

/Ъ и сдвинутых одна относительно-другой л на время а=1/f, где f — частота тактовых импульсов. где dX;=1;

Э

Xkэ

С помощью коммутатора 29 блока

20 задания аргумента набирают требуемый двоичный код аргумента., Комму- 15 татор 29, выполненный, например, в виде переключателя на и направлений, подключает в единичных разрядах праэрядного двоичного кода аргумента соответствующий выход распределите- 20 ля 33 импульсов к входу элемента

ИЛИ 30, на выходе которого формируется последовательный двоичный код заданного значения аргумента.

С помощью коммутатора 23, выполненного, например, в виде переключателя на три положения, устанавливают требуемый операционный режим работы вычислительного устройства. Щ

В первом режиме формирования функг 3 ции х и х коммутатор 23 подключает к первому информационному входу бло- ка 21 сравнения выход элемента И 12.

Во втором и третьем режимах комму-

33 татор 23 подключает к первому информационному входу блока 2 1 сравнения вьроды сумматоров 4 и 25 соответственно. Во втором режиме вычислительное устройство формирует функции4х,ф0 з - и -чх, а в третьем режиме — функций-Гх и 1хз.

Рассмотрим работу в первом режиме, т.е. в режиме формирования квадратичной и кубической функций.

В этом режиме вычислительное устройство реализует следующие соотношения

К-1

k„=X„,+g 6;+4 ° к-

Л . 6i =,K 6 + 6х к

11--1

"э

Xk =-r ах;, 11

Хг

„=ХК- 42Хg 44(7 (1. 4) х < — значение аргумента на k-м шаге вычисления.; г

Х < Х „, — значения квадратичной функции на k-мн

k-1-м шагах вычисления; — значения кубичес0 кой функции íà k-м и k-1-м шагах выЪ -числения.

После установки в блоке 20 зада-,. ния аргумента двоичного кода заданного значения аргумента и установки коммутатором 23 режима работы осуществляется пуск устройства посредством коммутатора 35 блока 22 управ- ления. Переключение коммутатора 35 в режим вычислений обеспечивает поступление сигнала логической единицы с выхода элемента НК 36 на вход управления генератора 34 одиночных импуль; сов, который формирует из последова25

I тельности импульсов и- 1-го разряда распределителя 33 импульсов одиночный импульс, поступающий по шине 42 .на пятый выход блока 22 управления и на информационный вход триггера 8.

Триггер 8 устанавливается в единичное состояние, в котором сигнал логической единицы его прямого выхода открывает элементы И 14 — 16 и 26 °

Элемент И 16 подключает информационный вход триггера 7 к второму выходу блока 22 управления, на котором действует последовательность импульсов и-ro разряда распределителя

33 импульсов. Каждый импульс этой последовательности определяет конец . одного шага вычислений. За один шаг вычислений содержимое регистра 3 сдвига имеет и-2 двоичных разрядов и дополняется триггерами 17 и 19 задержки на такт до и разрядов.

В регистре 3 сдвига формируется текущий двоичный код аргумента х согласно соотношения (t . 3) .

Ц50

Рассмотрим работу регистра 3 сдвига на k-м шаге вычислений в течение ,и тактов, так как предыдущие и все

2) последующие шаги вычислений выполняются аналогичным образом. Триггер 7 устанавливается в единичное состоя(1. 3) 55 ние в н-м такте k-1-го вага вычисле- ний импульсом второго выхода блока

22 управления. К моменту первого такта следующего k-го шага на выходе

1144105

1О триггера 18 задержки на такт формируется сигнал логической единицы, который через элемент ИЛИ 10 поступает на первый вход элемента И 12, закрытого сигналом логического нуля 5 инверсного выхода триггера 7. Возврат триггера 7 в нулевое состояние обеспечивает первый нулевой сигнал в любом разряде, начиная с младшего двоичного кода, который сдвигается с 1п выхода регистра 3 сдвига под действием тактовых импульсов первого выхода блока 22 управления. Например, если рассматривается восьмой шаг (k=8), то с выхода регистра 3 сдвига сдви- 15 гается двоичный код 0111 (k-1=7). В этом случае триггер 7 сбросится в нулевое состояние нулевым сигналом четвертого разряда двоичного кода, сдвигаемого с выхода регистра 3 сдви- 2д га. Возврат триггера 7 в нулевое состояние приводит к формированию на выходе элемента И 12 импульсного сигнала благодаря действию на выходе триггера 18 задержки в течение так- 25 та сигнала логической единицы предыдущего состояния триггера 7. В ре— зультате в регистр 3 сдвига через триггеры 17 и 19 задержки вместо двоичного кода 011 l (семь) записывается двоичный код 1000 (восемь}, соответствующий номеру текущего шага вычислений k=8. Таким образом, двоичный код в регистре 5 сдвига на каждом шаге вычислений увеличивается- на единицу, и на выходе элемента И 12 формируется последовательный двоичный код, соответствующий текущему номеру шага вычислений или текущему значению аргумента х . 40

На выходах триггеров 17 и 19 задержки формируются сдвинутые соответственно на такт и на два такта после- довательные двоичные коды текущего значения аргумента. Сумматор б фор— мирует двоичный код величины бх =

К

=4х +2х„. Сумматор 5 суммирует двоичный код, сдвигаемый под действием тактовых импульсов первого выхода блока 22 управления с выхода п-разрядного регистра 2 сдвига с величиной бх, а двоичный код результата согласно соотношению (1.2} записывается в регистр 2 сдвига. Так как величина б,, формируемая в регистре

2 сдвига, является четной, то в младшем разряде ее всегда содержится нулевой код. Элемент ИЛИ 9 формирует двоичный код величины 6, +1, так как в младший разряд двоичного кода сдвигаемого с выхода регистра 2 сдвига через элемент ИЛИ 9 поступает единичный сигнал третьего выхода блока 22 управления в первом такте на каждом шаге вычислений.

Сумматор 4 суммирует последовательный двоичный код значения кубической функции на предыдущем шаге вычислений, сдвигаемый под действием тактовых импульсов первого выхода блока 22 управления с выхода п-раз— рядного регистра 1 сдвига, с последовательным двоичным кодом величины ,б, +1, поступающим с выхода элемента

ИЛИ 9 через элемент И 14. Последова— тельный двоичный код текущего значения функции х, формируемый на выходе сумматора 4, сдвигается, начиная с младшего разряда, в регистр 1 сдвиra под действием тактовых импульсов первого выхода блока 22 управления.

Одновременно с формированием кубической функции вычислительное устройство реализует квадратичную функцию по соотношению (1.4) следующим обра! зом. После пуска вычислительного уст,ройства и установки триггера 8 в единичное состояние элемент И 26 подключает выход элемента ИЛИ 27 к второму входу сумматора 25. В первом такте первого шага вычислений импульс первого разряда распределителя 33 импульсов поступает на третий выход блока 22 управления и через элементы

ИЛИ 27, И 26 и сумматор 25 записывается в регистр 24 сдвига под действием тактовьЫ импульсов первого выхода блока 22 управления. На втором и всех последующих шагах вычислений на выходе элемента ИЛИ 27 формируется последовательный двоичный код величины 2х„ +1. С выхода регистра 3 сдвига под деиствием тактовых импульсов первого выхода блока 22 управленин сдвигается, начиная с младших разрядов, последовательный двоичный код значения аргумента х„, на предыдущем k-1-м шаге вычислений, который задерживается на такт триггером 28 задержки и поступает на выход элемента ИЛИ 27. В младший разряд последовательного двоичного кода 2х „1, действующего на выходе триггера 28 задержки, записывается импульс, поступающий с третьего выхода блока 22 управления на выход элемента KIN 27.

1144105

12 к-

1 к 3к-1

i=O

7 к к-< . Ь =Е 6 6 „ к (2. 1) (2. 2) Сумматор 25 формирует последовательный двоичный код квадратичной функции на текущем шаге вычислений путем суммирования последовательного двоичного кода значения квадратичной функг ции х к < на предыдущем шаге вычислений, сдвигаемого с выхода регистра

24 сдвига с последовательным двоич— ным кодом 2x„+1, действующим на выходе элемента ИЛИ 27. Последовательный двоичный код значения квадраг тичнои функции х к на текущем шаге . вычислений сдвигается, нач; ная с младшего разряда, в регистр 24 сдвига под действием тактовых импульсов 15 первого выхода блока 22 управления.

Аналогично вычислительное устройство функционирует на всех последующих шагах вычислений до тех пор, пока текущее значение двоичного кода 2О аргумента х не примет заданное значение х>, установленное в блоке 20 задания аргумента. В этом случае срабатывает блок 21 сравнения последовательных и-1 разрядов кодов, который в и-1 такте текущего шага вычислений формирует на первом выходе сигнал логической единицы, открывающий элемент И 13. Импульсный сигнал последовательности, действующий на 30 четвертом выходе блока 22 управления, через элемент И 13 сбрасывает триггер 8 в нулевое состояние, в котором элементы И 14 — 16 и 26 блокируются нулевым сигналом прямого выхода триггера 8. 1

Двоичный код требуемого значения аргумента фиксируется динамическим способом в цепи циркуляции регистра .

3 сдвига через элемент ИЛИ 10, элемент И 12, триггеры 17 и 19 задержки, а двоичный код результата возведения в куб и квадрат фиксируется соответственно в цепи циркуляции регистра 1 сдвига через сумматор 4 и регистра 24 сдвига через сумматор 25.

Во втором режиме устройство работает аналогично, но в регистре 3 сдвига накапливается текущее значение функции õ, в регистре 24 сдвиЯ вЂ” 1 га — функции г4хг, а в регистре 1 сдвига — текущее значение аргумента.

Вычисление производят по алгоритму к

Jv, =.,, 9 > (2. 3) г 2 к =3к-, 2,-, + 1 до тех пор, пока не будет достигнуто условие останова вычислений

) (2. 5) к 3э где у; =1; ук H y

К-1

1 — значения функции

Ъ Г-1 чх íà k-м и k-1-м шагах вычислений г г соответственно;

y„ и y„, — значения функции эГ г õ íà k-м и k — 1-м шагах вычислений соответственно.

Устройство осуществляет указанное вычисление до тех пор, пока двоичный код текущего значения функции, воз3 веденнои в куб, у„не сравнивается или не превышает заданного значения аргумента Х, установленного в блоке

20 задания аргумента. В этом случае на первом или втором выходе блока 21 сравнения формируется сигнал логической единицы, который открывает элемент И 13. Импульсный сигнал четвертого выхода блока 22 управления через элемент И 13 сбрасывает триггер 8 в нулевое состояние, в котором сигнал его прямого выхода блокирует элементы И 14 — 16 и 26. В случае раве— случае равенства у„=Х имеем у„= - х, а в цепи циркуляции регистра 3 сдвига через элемент ИЛИ 10, элемент И 12, триггеры 17 и 19 задержки фиксируется последовательный двоичный код результата извлечения кубического корня из заданного значения аргумента Х 9 установленного в блоке 20 задания аргумента. Одновременно в цепи циркуляции регистра 24 сдвига через сумматор 25 фиксируется двоичный код функции уг= - х .

Разрядность и регистров 1 — 3 и

24 сдвига выбирается из условий требуемого диапазона представления аргумента и функции, максимальные значения которых не должны превышать велиУ)-4 чины 2 -1. В каждом шаге вычислений последний и-й такт используется для возврата блока 2 1 сравнения в ис" ходное состояние импульсами, действующими на втором выходе блока 22 управления.

В третьем режиме вычислительное устройство работает аналогично вто1144105 !

13 рому режиму по алгоритму (2.1, 2.2, 2. 3 и 2.4), но вычисления продолжаются до тех пор пока двоичный код теку— 2 щего значения квадрата функции у„, формируемый в регистре 24 сдвига, 5 не сравняется или не превысит задан— ного значения аргумента x >, установленного в блоке 20 задания аргумента.

В этом случае на первом или втором выходе блока 21 сравнения формирует- 1О ся сигнал логической единицы, который открывает элемент И 13. Импульсный сигнал четвертого выхода блока 22 управления через элемент И 13 сбрасывает триггер 8 в нулевое состояние, в котором сигнал его прямого выхода блокирует элементы И 14 — 16 и 26.

При равенстве у =Х, имеем у =1х и у х . к

Таким образом, в регистрах 3 и 24 сдвига фиксируются соответственно последовательные двоичные коды функций õ и - х .

Технико-экономическая эффективность изобретения по сравнению с известным устройством заключается в расширении функциональных возможностей путем получения дополнительных функций х, -1х, õ и õ наряду с формированием функций х и «1х

1144! 05

Составитель А.Шуляпов

Редактор Р.Цицика Техред И.Гергель . Корректор 0.gнлак

Заказ 931/40 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений.и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4