Устройство для извлечения квадратного корня

 

УСТРОЙСТВО /ЩЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр , регистр результата, сдвиговый регистр, первый и второй сумматоры , коммутатор и блок управления, причем блок управления содержит четыре элемента И и первый элемент ИЛИ, отличающееся тем, что, с целью сокращения аппаратурных затрат , оно содержит группу элементов НЕ, первый и второй элементы НЕ и триггер, а в блок управления введены дешифратор, элемент 2И-Ш1И, второй , третий и четвертый элементы ИЛИ и с пятого по восьмой элементы И, выход первого элемента И соединен с первым входом дешифратора, второй вход которого соединен с выходом переноса первого суммато1 а, первыми входами элементов 2И-ИЛИ, второго, третьего элементов И и инверсным входом, четвертого элемента И, второй вход третьего и прямой вход четвертого элементов И объединены и соединены с первым входом второго элемента ИЛИ, вторь входом элемента 2И-ИЛИ, прямым выходом триггера, первым входом первого элемента ИЛИ и входом первого элемента НЕ, инверсный выход триггера соединен с. первыми входами первого, пятого, шестого и седьмого элементов И, вторым входом второго элемента И и третьим входом элемента 2И-ИЛИ, четвертый вход которого соединен с вторым входом первого элемента И и выходом переноса второго сумматора, первый выход дешифратора соединен с вторым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четверто-. го элемента И,, второй выход дешифратора соединен с вторым входом шестого элемента И, выход которого соединен с первым входом четвертого эле (Л мента ИПИj второй вход которого соединен с выходом третьего элемента И, третий выход дешифратора соединен с вторым входом седьмого элемента И, инверсным входом восьмого элемента .. И и установочным входом триггера, счетный вход которого соединен с входом тактовых импульсов устройства, прямым входом восьмого э 1емента И и тактовым входом регистра, выходы П (и - разрядность аргумента) старших разрядов которого соединены с входами соответственно с пятого по ( п+4)-й первой группы информационных входов коммутатора, входы с пятого по (П+4)-и второй группы.информационных входов, которого соединены с выходами , первого сумматора,-входы с первого по четвертый первой и второй групп информационных входов коммутатора соединены соответственно с выходами четьрех старших разрядов сдвигового регистра, вход сдвига которого соединен с входом сдвига регистра.резуль

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИ 1ЕСНИХ

РЕСПУБЛИК

4(511 G 06 F 7/552 ъ р с (L

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3538973/24-24 (22) 14.0 1.83 (46) 15.02.85. Бюл. № б (72) A.Â.Àíèêåeâ, А.A.Êîçàê и Е.Н.Кихайленко (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР № 754411, кл. С 06 F 7/552, 1979.

2. Авторское свидетельство СССР № 1015380, кл. G 06 Г 7/552, 1981. (54)(57) УСТРОЙСТВО ДПЯ ИЗВЛЕЧЕНИЯ

КВАДРАТНОГО КОРНЯ, содержащее регистр, регистр результата, сдвиговый регистр, первый и второй сумматоры, коммутатор и блок управления, причем блок управления содержит четыре элемента И и первый элемент ИЛИ, отлич ающее с ятем, что, с целью сокращения аппаратурных затрат, оно содержит группу элементов

НЕ, первый и второй элементы НЕ и триггер, а в блок управления введены дешифратор, элемент 2И-ИЛИ, второй, третий и четвертый элементы

ИЛИ и с пятого по восьмой элементы И, выход первого элемента И соединен с первым входом дешифратора, второй вход которого соединен с выходом переноса первого сумматора, первыми входами элементов 2И вЂ И, второго, третьего элементов И и инверсным входом четвертого элемента И, второй вход третьего и прямой вход четвертого элементов И объединены и соединены с первым входом второго элемента ИЛИ,. вторым входом элемента 2И-ИЛИ, прямым выходом триггера, первым входом первого элемента ИЛИ и входом первого элемента НЕ, инверсныи выход триггера соединен с. первыми входами первого, пятого, шестого и седьмого элементов И, вторым входом второго элемента И и третьим входом элемента 2И-ИЛИ, четвертый вход которого соединен с вторыМ входом первого элемента И и выходом переноса второго сумматора, первый выход дешифратора соединен с вторым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом четверто-. го элемента И,. второй выход дешифратора соединен с вторым входом шестого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, третий выход дешифратора соединен с вторым входом седьмого элемента И, инверсным входом восьмого элемента

И и установочным входом триггера, счетный вход которого соединен с вхо-дом тактовых импульсов устройства, прямым входом. восьмого элемента И и тактовым входом регистра, выходы 11 (n — разрядность аргумента) старших разрядов которого соединены с входами соответственно с пятого по (n+4)-й первой группы информационных входов коммутатора, входы с пятого по (0+4)-й второй группы. информационных входов. которого соединены с выходами первого сумматора, входы с перв6го по четвертый первой и второй групп информационных входов коммутатора соединены соответственно с выходами четь1рех старших .разрядов сдвигового регистра, вход сдвига которого соединен с входом сдвига регистра.резуль11401 тата и выходом восьмого элемента И, выход элемента 2И-ИЛИ и выход второго элемента ИЛИ соединены соответственно с входами первого и второго разрядов .регистра результата разрядные выходы которого соединены с входами элементов НЕ группы, выходы которых соединены соответственно с входами с четвертого по (11+3)-й первого слагаемого первого сумматора и входами с пятого по (н+4)-й второго сумматора, входы первого и второго разрядов слагаемого первого сумматора объединены и соединены соответственно с входами третьего и четвертого разрядов первого слагаемого второго сумматора, выходом первого элемента ИЛИ и входом второго элемента

НЕ, выход которого соединен с входа17 ми первого и второго разрядов первого слагаемого второго сумматора, выход первого элемента НЕ соединен с входом третьего разряда первого слагаемого первого сумматора и вторым входом первого элемента ИЛЙ, разрядные входы второго слагаемсго первого и второго сумматоров соединены соответственно с разрядными выходами регистра, разрядные выходы второго сумматора соединены соответственно с входами третьей группы информационных входов коммутатора, управляющие входы которого соединены соответственно с выходами третьего и четвертого элементов ИЛИ и выходом седьмого элемента И, разрядные выходы коммутатора соединены соответсвенно с разрядными входами регистра.

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих цифровых вычислительных машин.

Известно устройство для извлечения квадратного корня, содержащее сумми- . рующий блок, выполненный в виде усеченной матрицы сумматоров и вычитателей, содержащей и строк и m столбцов, а также элементы НЕ. t0

Однако данное устройство для извлечения квадратного корня характеризуется сложностью и большими аппаратурными затратами.

Наиболее близким к предлагаемому является устройство для извлечения квадратного корня, содержащее регистры подкоренного,числа и результата, регистр сдвига, сумматоры, вычитатели, группы элементов И-ИЛИ, группы элементов ИЛИ,блок формирования цифр результата и коммутатор, причем выход, первого сумматора соединен с первыми входами второго и сумматора и первого вычитателя, выход второго сумматора соединен с первыми входами. третьего сумматора и второго вычитателя, первый выход первого вычитателя соединен с первыми входами четвертого сумматора

30 и третьего вычитателя, первые выходы третьего и четвертого сумматоров, второго и третьего вычитателей соединены с информационными входами коммутатора,. выход которого соединен с входом регистра подкоренного числа, первые входы группы эле; ментов И-ИПИ и первой, второй, третьей, четвертой, пятой и шестой групп элементов ИЛИ соединены с выходом регистра результата j2) .

Недостатком известного устройства являются большие аппаратурные затраты.

Цель изобретения — сокращение аппаратурных затрат;

Поставленная цель достигается тем, что устройство для извлечения квадратного корня, содержащее регистр, регистр результата, сдвиговой регистр, первый и второй сумматоры, коммутатор и первый блок управления причем блок управления содержит четыре элемента И и первый элемент ИЛИ, дополнительно содержит группу элементов НЕ, первый и второй элементы

НЕ и триггер, а в блок управления введены дешифратор, элемент 2И-ИЛИ, второй, третий и четвертый элементы

ИЛИ и с пятого по восьмой элементы

И, выход первого элемента И соединен с первым входом дешифратора, 11401 второй вход которого соединен с выходом переноса первого сумматора, первыми входами элементов 2И-ИЛИ, второго, третьего элементов И и инверсным входом четвертого элемента И, 5 второй вход третьего и прямой вход четвертого элементов И объединены и соединены с первым входом второго элемента ИЛИ, вторым входом элемента 2И-ИЛИ, прямым выходом триг- 10 гера, первым входом первого элемента ИЛИ и входом первого элемента НЕ, нверсный .выход триггера соединен с первыми входами первого, пятого, шестого и седьмого элементов И, 15 вторым входом второго элемента И и третьим входом элемента 2И-ИЛИ, четвертый вход которого соединен с вторым входом первого элемента И и выходом переноса второго сумматора, 0 первый выход дешифратора соединен с вторым входом пятого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом чет- 5 вертого элемента И, второй выход дешифратора соединен с вторым входом шестого элемента И,. выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, третий выход дешифратора соединен с вторым входом седьмого элемента И, инверсным входом восьмого элемента И и установочным входом триггера, счетный вход которого соединен с входом тактовых импульсов устройства, прямым входом восьмого элемента И и тактовым входом регистра, выходы п старших разрядов которого

40 соединены с входами соответственно с пятого по (и+4) -й первой группы информационных входов коммутатора, выходы с пятого по (n+4) и второй. группы информационных входов которо- го соединены с выходами первого сумматора, входы с первого.по четвертый первой и второй групп информационных входов коммутатора соединены соответственно с выходами четырех старших разрядов сдвигового. регистра, 0 вход сдвига которого соединен с входом сдвига регистра результата и выходом восьмого элемента И, выход элемента 2И-ИЛИ и выход второго элемента ИЛИ соединены соответственно с входами первого и второго разрядов регистра результата, разрядные выходы которого соединены с входами

17 4 элементов НЕ группы, выходы которых соединены соответственно с входами с четвертого по (и+3)-й первого слагаемого первого сумматора и входами с пятого по (n+4) -второго сумматора, входы первого и второго разрядов первого слагаемого первого сумматора объединены и соединены соответственно с входами третьего и четвертого разрядов первого слагаемого второго сумматора, выходом первого элемента ИЛИ и входом второго элемента. НЕ, выход которого соединен с входами первого и второго разрядов первого слагаемого второго сумматора, выход первого элемента НЕ соединен с входом третьего разряда первого слагаемого первого сумматора и вторым входом первого элемента ИЛИ, разрядные входы второго слагаемого первого и второго c " торов соединены соответственно с -1 разрядными выходами регистра, разрядные выходы второго сумматора соединены соответственно с входами третьей группы информационных входов коммутатора, управляющие входы которого соединены соответственно с выходами третьего и четвертого элементов ИЛИ и выходом седьмого элемента И, разрядные выходы комму- татора соединены соответственно с разрядными входами регистра.

-На фиг. 1 представлена блок-схема устройства; на фиг. 2 — схема блока управления.

Устройство (фиг. 1) содержит сдвиговый регистр t коммутатор 2,ре= гистр 3, первый 4 и второй. 5 суммато-. ры, регистр 6 результата, группу элементов НЕ 7, элемент НЕ 8, элемент

ИЛИ 9, элемент НЕ 10, триггер 11 и блок 12 управления.

Блок управления (фиг. 2) содержит элемент И 13, дешифратор 14, элементы

И 15-19, элементы ИЛИ 20 и 21, элемент И 22, элемент 2И-ИЛИ 23, элемент И 24 и элемент ИЛИ 25.

Предлагаемое устройство функционирует по циклам. В каждом цикле работы устройства определяется две цифры результата, Цикл может состоять из одного или двух тактов. Если оче» редкая пара цифр результата равна

00 или 01, то цикл содержит один такт, если очередная пара цифр результата равна. 10 или 11, то цикл содер* жит два такта. В каждом такте происходит сдвиг- содержимого сдвигового

1140117 регистра 1 на четыре разря)ца влево, и сдвиг на регистре результата 6 на два разряда влево. Четыре сдвинутых разряда регистра 1 поступают в четыре младших разряда регистра 3 через 5 коммутатор 2.В остальные разряды регистра 3 через коммутатор 2 записывается содержимое этого же регистра в предыдущем цикле, сдвинутое влево па четыре разряда. Зятем производится суммирование на сумматоре 5 содержимого регистра 3 и кода, содержащего в младших четырех разрядах цифры 1100, а в остальных — инвертированное содержимое регистра результата 6. На сумматоре 4 суммируется содержимое регистра 3 и кода, содержащего в трех. младших разрядах цифры

111, а в остальных разрядах инвертированное содержимое регистра резуль- 20 тата 6. Если значения переносов сумматоров 4 и 5 равнь 00, то в следующем цикле на регистр 3 поступает через коммутатор 2 сдвинутое на четыре разряда влево содержимое регистр 2 ра 3 и очередные четыре разряда подкоренного выражения с регистра 1, а на регистр 6 поступают с блока 12 управления очередные цифры реэультаQ ОО..Если значение переносов сум- 1 Зц ! маторов 4 и 5 равны 10, то в следующем цикле на регистр 3 поступает через коммутатор 2 сдвинутое на четыре разряда влево содержимое сумматора 4 и очередные четыре разряда подкоренного выражения с регистра 1, а на регистр 6 поступают с блока управления 12 очередные цифры реэультата О1 ° Если значения переносов сумматоров равны 11, то очередной цикл состоит из двух тактов, причем во втором такте происходит установка триггера 11 в единичное состояние, сдвиги в регистрах 1 и 6 в первом такте не производятся. Во втором такте происходит запись через коммутатор 2 в регистр 3 содержимого сумматора 5. На сумматоре 4 во втором такте производится суммирование содержимого регистра 3 и кода, содержащего в двух младших разрядах цифры

11, в третьем разряде цифру О, а в остальных разрядах инвертированное содержимое регистра 6. Если перенос сумматора 4 во втором такте равен

1, то в следующем цикле производится запись в регистр 6 очередных цифр. результата 11. В регистре 1 производится сдвиг, а на регистр 3 через коммутатор 2 поступает сдвинутое на четыре разряда влево содержимое сумматора 4 и очередные четыре разряда подкоренного выражения с регистра 1.

Триггер 11 устанавливается в "0".

Если перенос сумматора 4 во втором такте равен О, то в следующем цикле в регистре 1 производится сдвиг, а на регистр 3 через коммутатор 2 поступает сдвинутое на четыре разряда содержимое регистра 3 в предыдущем цикле и очередные четыре цифры подкоренного выражения с регистра 1. Триггер 11 устанавливается в "О" и цикл заканчивается. В следующем цикле вычисляются две очередные цифры результата.

1 140117

l 140117 ом fE

Составитель А.Казанский

Техред А.Бабинец Корректор В.Синицкая

Редактор Л. Пчелинская

Заказ 265/38 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4