Устройство для извлечения квадратного корня

 

УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее -регистр операнда, регистр результата, группу элементов ИЛИ, первый элемент И, элемент НЕ, блок управления, причем блок управления содержит группу элементов НЕ, первую и вторую группы элементов И, отличающееся тем, что, с целью повышения быстродействия, в него введены первая и вторая группы коммутаторов, умножитель, сумматор, а в блок управле:ния введены шесть элементов И,, разрядные входы первого слагаемого сумматора соединены соответственно с выходами умножителя, разрядные входы первого сомножителя которого соединены соответственно с выходами коммутаторов первой группы, -и информационный вход j-го коммутатора первой группы соединен с выходом

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

0% (И) 4 (5

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ списочник ивовое

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3543588/24-24 (22) 14.12.82 (46) 23.01.85.Бюл.У 3 (72) P,Ä.ßõîíòîâ и 10.Н.Ложкин (53) 681 ° 325 (088.8) (56) 1. Авторское свидетельство СССР

Ф 754411, кл. G 06 F 7/552, 1978.

2. Авторское свидетельство СССР

Ф 857982, кл. G 06 F 7/552, 1979 (прототип}. (54) (57) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ

КВАДРАТНОГО КОРНЯ, содержащее регистр операнда, регистр результата, группу элементов ИЛИ, первый элемент И, элемент НЕ, блок управления, причем блок управления содержит группу элементов -НЕ, первую и вторую группы элементов И, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены первая и вторая группы коммутаторов, умножитель, сумматор, а в блок управления введены шесть элементов И,, pasрядные входы первого слагаемого сумматора соединены соответственно с выходами умножителя, разрядные входы первого сомножителя которого соединены соответственно с выходами коммутаторов первой группы, 1-й информационный вход j-го коммутатора первой группы соединен с выходом (21 + j—

2 )-ro разряпа регистра аргумента (i, j 1; а/2, где rl- разрядность регистра аргумента), разрядные выходы регистра аргумента соединены с входами элементов НЕ группы, выходы . ,(2 1- 1}-х элементов НЕ группы соединены соответственно с первыми входамн элементов И первой группы, вторые входы которых соединены соответственно с выходами 2 -х элементов

НЕ группы, выход j-гб элемента И первой. группы соединен с первым входом j-го и вторым входом (f -11-го элементов И второй группы, выход первого элемента И второй группы

1 соединен с первым входом первого элемента И блока управления, второй вход которого соединен с инверсным выходом второго элемента И блока управления, первый вход которого соединен с инверсным выходом третьего элемента И блока. управления, первый вход которого соединен с выходом четвертого элемента И второй группы, выход шестого элемента И который соединен с вторым входом ,третьего элемента И блока управления, первый вход четвертого элемента И блока управления соединен с выходом первого элемента И второй группы и первым входом пятого элемента И блока управления, второй вход которого соединен с первым входом шестого элемента И блока управления и выходом третьего элемента И второй группы, выход пятого элемента И которого соединен с вторым входом шестого элемента И блока управления, инверсный выход которого соединен с вторым входом четвертого элемента И блока управления, выход второго элемента И второй группы соединен с вторым входом второго элемента И блока управления, выходы пятого, четвертого, первого элементов И блока управления соединены :соответственно с управляющими входами всех коммутаторов, выходы коммутаторов с первого по

n/2-1-й первой группы соединены, 1136155 с входами первого элемента И, выход которого соединен с первыми входами элементов ИЛИ группы, вторые входы которых соединены соответственно с выходами коммутаторов второй группы, к-й инфбрмационный вход j го коммутатора второй группы соединен с ()-1 +1)-м выходом сумматора, входы второго слагаемого сумматора соединены соответственно с шиной логического "0", шиной логической "1",,выходом первого коммутатора первой группы, шиной логического "0", 1пиной логической "1", выходом элеменИзобретение относится к вь!числительной технике и может быть использовано при .построении специализированных вычислителей, предназначенных для цифровой обработки сигналов в 5 реальных масштабах времени.

Известно устройство для извлечения квадратного корня, содержащее треугольную матрицу вычислительных ячеек 1.13. !

Недостатком данного устройства являются большие аппаратурные затраты.

Наиболее близким к изобретению является устройство для извлечения квадратного корня, содержащее входной.регистр, выходной регистр, генератор импульсов, делитель частоты, блок управления, первый и второй 20 выходы которого подключены к первым входам входного и выходного регистров соответственно, выход генератора импульсов соединен с входом делителя частоты, вычитающий счет- 25. чик, дешифратор, преобразователь параллельного входного кода в двоичный код и элемент И, первый вход которого соединен с выходом генератора импульсов, второй вход соединен с третьим выходом блока управления, а выход подключен к первому входу вычитающего счетчика и третьему входу входного регистра, выходы которого соединены с первой группой

35 входов выходного регистра и группой входов блока управления, группа та НК, выходом первого коммутатора первой группы, шиной логической "1", вход элемента НЕ соединен с выходом первого коммутатора первой группы, входы второго сомножителя умножителя с первого по седьмой соединены соответственно с шиной логической

"1", выходом элемента НЕ, шиной логического "O р шиной логической "!", выходом первого коммутатора первой группы, выходом элемента НЕ, шиной логического "0", выходы элементов ИЛИ группы соединены соответственно с входами регистра результата. выходов которого соединена с группой входов преобразователя параллельного входного кода в двоичный код, группа выходов которого соединена с группами входов вычитающего счетчика (23, Недостатком известного устройства является его низкое быстродействие.

Цель изобретения — повышение быстродействия устройства, Поставленная цель достигается тем, что в устройство для извлечения квад— ратного корня, содержащее регистр операнда, регистр результата, группу элементов ИЛИ, первый элемент И, элемент НЕ, блок управления, причем блок управления содержит группу элементов НЕ, первую и вторую группы элементов И, дополнительно введены первая и вторая группы коммутаторов, умножитель, сумматор, а в блок управления введены шесть элементов И, разрядные входы первого слагаемого сумматора соединены с выходами умножителя, разрядные входы первого сомножителя которого соединены соответственно с выходами коммутаторов первой группы, 1-и информационный вход j --го коммутатора первой группы соединен с выходом (3i т j-2f-го разряда регистра аргумента (с, 1с= 1, (2, где n — разрядность регистра аргумента j, разрядные выходы регистров аргумента соединены с входами элементов НЕ группы, выходы (2 j — 11 -х элементов

НЕ группы соединены соответсвенно с первыми входами элементов И первой группы, вторые входы которых соединены соответственно с выходами 2 j-x элементов НЕ группы, вы- 5 ход j-ro элемента И первой группы соединен с первым входом 1-го и вторым входом (j-1)-го элементов И второй группы, выход первого элемента И второй группы соединен с первым входом первого элемента И блока управления, второй вход которого соединен с инверсным выходом второго элемента P. блока управления, первый вход которого соединен с ин- 15 версным выходом третьего элемента И блока управления, первый вход которого соединен с выходом четвертого элемента И второй группы, выход шестого элемента И которой соединен 20 с вторым входом третьего элемента И блока управления, первый вход четвертого элемента И блока управления соединен с выходом первого элемента И второй группы и первым . 25 входом пятого элемента И блока уп— равления, второй вход которого соединен с первым входом шестого элемента И блока управления и выходом третьего элемента И второй ?О . группы, выход пятого элемента И которого соединен с вторым входом шестого элемента И блока управления, инверсный выход которого соединен с вторым входом четвертого элемента И блока управления, выход второго элемента И второй группы соединен с вторым входом второго элемента И блока управления, выходы пятого, четвертого и первого элемен- 40 тов И блока управлении соединены соответственно с управляющими входами всех коммутаторов, выходы коммутаторов с первого по n/2 — 1-й первой группы соединены с входами пер- 4 вого элемента И, выход которого соединен с первыми входами элементов

ИЛИ группы, вторые входы которых соединены соответственно с выходами коммутаторов второй груйпы, %-й инфор о мационный вход j-ro коммутатора второй группы соединен с (1- k+ 1)-м выходом сумматора, входы второго

1 слагаемого сумматора с первого по восьмой соединены соответственно с шиной логического "0", шиной логической "1", выходом первого коммутатора первой группы, шиной логического "0", шиной логической "1", выходом элемента НЕ, выходом первого коммутатора первой группы, шиной логической "1", вход элемента НЕ соединен с выходом первого коммутатора первой rpуппы, входы вторoro сомножителя умножителя с первого по седьмой соединены соответственно с шиной логической "1", выходом элемента НЕ, шиной логического "0" ° шиной логической 1", выходом первого коммутатора первой группы, выходом элемента НЕ, шиной логичесt I !! кого О, выходы элементов ИЛИ группы соединены соответственно с входами регистра результата.

На фиг. 1 приведена блок-схема устройства для извлечения квадратного корня; на фнг. 2 — блок-схема устройства управления.

Устройство (фиг.l) содержит регистр 1 операнда, коммутаторы 2 первой группы, коммутаторы 3 второй группы, блок 4 управления, умножитель 5, элемент HE 6, сумматор 7, шину 8 логической "1", шину 9 логич ского "0", регистр 10 результата, группу элементов ИЛИ 11. элемент

И 12. Блок управления (фиг. 21 содержит группы элементов И 13 группу элементов НЕ 14, элементы И 15, элементы И-НЕ 16.

Устройство работает следующим образом.

Аргумент А представлен двоичным числом с фиксированной. запятой:

А=О, ае а1 а74 где а старший разряд мантиссы входного числа; а — младший разряд мантиссы

1Е входного числа.

Входное число, выраженное параллельным прямым кодом, записывается во входном регистре 1. С выхода регистра 1 сигналы всех разрядов поступают на первую группу коммутаторов 2 и блок 4 управления, с помощью которых осуществляется нормализация входного числа. При четном числе равных нулю старших разрядов мантиссы входного числа (или в случае, когда старший разряд числа равен логической 1")) старший разряд числа, снимаемого с выхода первого коммутатора 2 первЬй группы, который соединен со старшим разрядом первого сомножителя умножителя 5, равен логической "1". При нечетном

1136155

10 при О, 1 1 11 1 18 А41 . числе равных нулю старших разрядов мантиссы входного числа сигнал, сни. маемый с выхода первого коммутатора 2 первой группы, равен нулю.

Таким образом, при входном числе больше О нормализация приводит к тому, что на вход двух стар1 ших разрядов первого сомножителя умножителя 5 поступает либо комбинация 01, либо 1, г

Управление коммутаторами осуществляется М-разрядным кодом (М С Уоф — — ), который вырабатываN ется блоком 4 управления.

В результате нормализации на входы первого сомножителя умножителя 5 подается число А, которое по. своей величине находится в пределах

0925 6 А с1.

Старший разряд числа, снимаемого с первой группы коммутаторов 2; подается .также на вход элемента

НЕ 6, на вход -пятого разряда второго сомножителя умножителя 5 и на третий и седьмой входы второго слагае;мого сумматора 7. На второй и шестой входы второго сомножителя умножителя 5, а также на шестой вход второго слагаемого сумматора 7 подаются с выхода элемента НЕ 6. Сиг налы "Лог. 1" с шины. 8 подаются на

3S первый и четвертый входы второго сомножителя умножителя 5 и второй, пятый и восьмой входы второго слагаемого сумматора 7. Все остальные входы умножителя 5 и сумматора 7 соединены с шиной 9 логического "О".

В результате с выходов сумматора 7 снимается число, которое определяется следующими формулами, соответствующими линейно-ломаной аппрок9 симации:

19/64 + 53/64 А, при l/4

PA = 53/128 + 19/32 А, при 1/2

127/128, при 63/644А<1 или в двоичном коде:

-0,0100110 +

+ 0 1!0101 А, при 0901<А<091

0,011010! +

1A = + 0 100110 А, при О, 1<А 091 1111

О,!11111 при О,!1111!4А

Поскольку при А>О,1 а, = 1,А при .0,01 (А < 0,1 а„ =О.

Указанные формулы с учетом значений старшего разряда а входного

1 числа можно записать следующим образом .

090141013„d +

КА = 0,16„01 а„с 1 А, при 09014А(0,111 111

0,1111111

Умножение нормализованного числа А на коэффициент О, м„01 a„5 произ1 1 водится в умножителе 5, при этом инверсные значения старшего разряда числа А (а„l снимаются с выхода элемента НЕ 6. В сумматоре 7 осуществляется сложение числа О, 1 м,01 .а, „А с постоянным членом 0,01а 01 „й„.

Многоразрядное число с выхода сумматора поступает на вторую группу коммутаторов 3, где осуществляется денормализация результата.

При этом сдвиг вправо по отношению к запятой для выходного числа осуществляется на 9 разрядов, где

Q — количество пар нулевых старших разрядов входного числа.

Управление коммутаторами 3 второй группы осуществляется тем же кодом управления, вырабатываемым блоком 4 управления, который используется для управления коммутаторов первой группы. Сигналы с выходов коммутаторов второй группы через элементы

ИЛИ 11 подаются на выходной регистр 10, выходы которого являются выходами устройства.

При равенстве всех значащих разрядов входного числа, поступающих на .входы блока 4 управления, нулю блок 4 управления вырабатывает специальный код, обеспечивающий получение нулевого результата на выходе устройства, для чего все восьмые входы коммутаторов 3 второй группы соединены с шиной логического "О".

В том случае, когда первые шесть старших разрядов числа, снимаемого с коммутаторов 2 первой группы, и соединенные с входами элемента И 12, равны логической "1", на выходе элемента И 12 появляется логическая "1", которая через элементы

ИЛИ 11 подается на вход регистра 10, 1136155 и на выходных шинах устройства появляется число 0,1111111.

Структура блока управления определяется по таблице состояний, ко° торая приведена для случая N=15 и связывает между собой значения разрядов входного и выходного слов блока управления.

Набор

Раз1)2)3)4(5(6(7 8(9)!0 11 12(13)14(15

1 0 О

О О О О О О О О О 0 0 0

Х 1 О

О О О О О О О О 0 О О 0

О О О 0 О О О О 0 О 0

О О О О О . О 0 О О О О

Х 1 0 О О О 0 О 0 0 О 0

Х Х 1 0 О 0 О 0 О О О О

Х Х X 1 0 О О 0 0 0 0 0

Х Х X Х 1. О О О 0 О 0 О

Х Х Х Х Х 1 0 О О 0 0 0

Х Х Х Х Х Х 1 0 О 0 О 0

Х Х Х Х Х Х Х 1 0 О 0 0

Х Х Х Х X Х Х Х 1 О 0 0

Х Х Х

Х Х Х

Х Х Х Х Х Х Х Х Х 1

0 0 а„, Х Х Х

Х Х Х Х Х Х Х Х Х Х 1 0

Х Х Х

О О О

1 1

О О О 0 1 1 . 1 1 1

В1

0 1 1 1 1 1 1 1 1 0 0 0

В О О 0

1 1 1 О О О 0 1 1 1 1 0

В таблице обозначены: а„- о „4,— разряды числа, поступающего на входы блока управления; В, — В ° — разряды кода управления, снимаемого с выходов блока управления; Х— знак, обозначающий, что в данном наборе соответствующий разряд входного числа может быть любым, т.е. равным 1 или О.

Х Х 1

Х Х Х

X Х Х

Х Х Х

Х Х Х

el Х х х

49 с(10 х Х х

Исследования показывают, что наиболее простая структура блока управления, обеспечивающая наиболее высокое быстродействие, получается в том случае, когда выходные слова блока управления расписываются в соответствии с циклическим кодом (кодом Грея ).

Из таблицы следуют следующие логические уравнения:

2 Ь ф % 6 т 8

2=Ц1И2М Щ (Ф Ч Ф ММ.1Ч Ж ЧМ Ч 4 ЧЦ

1 2 э 4 6 Ч 3 9. о у цп

>++2»WЧи Чв V

6 7 9 9 0

1136155

1О

Выходной код блока управления

B„ Â В поступает на управляющие входй коммутаторов.

Введение в известное устройство первой и второй группы коммататоров, умножителя, сумматора и шести элементов И позволяет получить более высокое быстродействие. Результат в предлагаемом устройстве формируется за один такт, равный сумматору времени переходных процессов в блоках устройства. В известном резуль-

5 тат формируется .sa несколько тактов, при этом количество тактов прямо пропорционально разрядности аргумента.

1136155

Составитель А.Казанский

Редактор Н.Бобкова Техред М.Надь

Корректор Н. Король

Подписное

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4

Заказ 10286/36 Тираж 710

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5