Запоминающее устройство с самоконтролем

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее накопитель, регистры прямого и обратного кодов, блок контроля, первые блок декодирования . Дешифратор, блок коррекции, блок сравнения и блок управления, причем информационные входы накопителя подключены к инверсным выходам регистра прямого кода, а Выходы накопителя соединены с информационными входами регистров прямого и обратного кодов, прямые выходы регистра прямого кода соединены с одними входами блока контроля, первого блока коррекции и входами первого блока декодирования , одни выходы которого подключены к входам первого дешифратора, выходы которого соединены с другими входами первого блока коррекции и одними входами первого блока сравнения, другие входы которого подключены к выходам блока контроля, выходы блока контроля, первого блока сравнения и другие выходы первого блока декодирования подключены соответственно к первому, второму, третьему и четвертому входам блока управления, первый, второй и третий выходы которого соединены соответственно с управляющими входами накопителя и регистров прямого и обратного кодов, пятый и шестой входы и четвертый и пятый выходы блока управления являются соответственно управляющими входами и контрольными выходами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены вторые блок декодирования, дешифратор, блок коррекции, блок сравнения, а также блок элементов И-ИЛИ, причем выходы регистра обратного кода подключены к другим входам блока контроля, к входам S второго блока декодирования и одним входам второго блока коррекции, одни выходы второго блока декодирования соединены с входами второго дешифратора, выходы которого подключены к другим входам второго блока коррекции и одним входам второго блока сравнения, другие входы которого соединены с выходами блока контроля, выход второго блока сравнения и другие выходы второго блока декодирования подклю чены соответственно к седьмому, восьмому и девятому входам блока управления, ходы первого и второго блоков коррекции СдЭ 00 соединены с информационными входами блока элементов И-ИЛИ, управляющие входы которого подключены к шестому и седьмому выходам блока управления, выходы блока элементов И-ИЛИ являются информационными выходами устройства.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(59 G 11 С 29 00

y/(i g q t.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3685016/24-24 (22) 30.12.83 (46) 07.04.85. Бюл. № 13 (72) И. А. Дичка, В. И. Корнейчук, М. Н. Орлова и А. А. Щербина (71) Киевский ордена Трудового Красного

Знамени инженерно-строительный институт (53) 681.327 (088.8) (56) 1. Авторское свидетельство СССР № 855730, кл. G 11 С 11/00, 1981.

2. Авторское свидетельство СССР по заявке №.3662564/24, кл. G 11 С 29/00, 1983 (прототип). (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО С САМОКОНТРОЛЕМ, содержащее накопитель, регистры прямого и обратного кодов, блок контроля, первые блок декодирования, дешифратор, блок коррекции, блок сравнения и блок управления, причем информационные входы накопителя подключены к инверсным выходам регистра прямого кода, а выходы накопителя соединены с информационными входами регистров прямого и обратного кодов, прямые выходы регистра прямого кода соединены с одними входами блока контроля, первого блока коррекции и входами первого блока декодирования, одни выходы которого подключены к входам первого дешифратора, выходы которого соединены с другими входами первого блока коррекции и одними входами первого блока сравнения, другие входы которого подключены к выходам блока контроля, выходы блока контроля, первого блока сравнения и другие выходы первого блока деко,. SU 1149318 А дирования подключены соответственно к первому, второму, третьему и четвертому входам блока управления, первый, второй и третий выходы которого соединены соответственно с управляющими входами накопителя и регистров прямого и обратного кодов, пятый и шестой входы и четвертый и пятый выходы блока управления являются соответственно управляющими входами и контрольными выходами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены вторые блок декодирования, дешифратор, блок коррекции, блок сравнения, а также блок элементов И вЂ” ИЛИ, причем выходы регистра обратного кода подключены к другим входам блока контроля, к входам е

Ф второго блока декодирования и одним входам второго блока коррекции, одни выходы второго блока декодирования соединены с входами второго дешифратора, выходы которого подключены к другим входам второго блока коррекции и одним входам второго блока сравнения, другие входы которого соединены с выходами блока контроля, выход второго блока сравнения и другие выходы второго блока декодирования подклю- в чены соответственно к седьмому, восьмому Д и девятому входам блока управления, выходы первого и второго блоков коррекции соединены с информационными входами блока элементов И вЂ” ИЛИ, управляющие входы которого подключены к шестому и седь- QO мому выходам блока управления, выходы блока элементов И вЂ” ИЛИ являются информационными выходами устройства.

1149318

Изобретение относится к вычислительной технике и может быть использовано в качестве основного и вспомогательного ЗУ в вычислительных системах.

Известно запоминающее устройство с самоконтролем, содержащее накопитель, выход которого подключен к входам регистров прямого и обратного кодов, блок обнаружения отказавших разрядов, входы которого соединены с прямыми выходами регистров прямого и обратного кодов, корректирующее устройство, вход которого соединен с выходом регистра прямого кода, схему равенства кодов, к входам которой подключены выходы блока обнаружения отказавших разрядов и корректирующего устройства, блок управления, входы которого связаны с выходами корректирующего устройства и схемы равенства кодов, а выходы — с входами регистров прямого и обратного кодов и блока элементов И, к вторым входам которого подключен выход корректирующего устройства. Выход регистра прямого кода соединен с входом накопителя (1).

Недостатками этого устройства являются ограниченные обнаруживающая и корректирующая способности при появлении ошибок, вызванных сбоями, а также, совместным действием отказов и сбоев.

Наиболее близким к изобретению является запоминающее устройство с самоконтролем, содержащее накопитель, регистры прямого и обратного кодов, коммутатор, блок декодирования, дешифратор, блок контроля, блок коррекции, элемент

ИЛИ, блок элементов И вЂ” ИЛИ, регистр, блок управления, причем информационные входы накопителя подключены к инверсным выходам регистра прямого кода, а выходы накопителя соединены с информационными входами регистров прямого и обратного кодов, прямые выходы регистра прямого кода соединены с одними входами блока контроля и коммутатора, другие входы которых подключены к выходам регистра обратного кода, выходы. коммутатора соединены с входами блока декодирования и од.ними входами блока коррекции, выходы которого соединены с информационными входами регистра, выходы блока декодирования подключены к входам дешифратора и элемента ИЛИ, выходы дешифратора подключены к другим входам блока коррекции и одним входам блока элементов И вЂ И, другие входы которого соединены с выходами блока контроля, одни выходы блока управления подключены K управляющим входам накопителя, регистров прямого и обратного кодов, регистра, другие выходы являются контрольными выходами устройства, выходы элемента ИЛИ, блока элемен25

55 тов И вЂ” ИЛИ подключены к входам блока управления (2) .

Недостатками известного устройства являются ограниченные обнаруживающая и корректирующая способности.

Целью изобретения является повышение надежности устройства.

Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем, содержащее накопитель, регистры прямого и обратного кодов, блок контроля, первые блок декодирования, дешифратор, блок коррекции, блок сравнения и блок управнения, причем информационные входы накопителя подключены к инверсным выходам регистра прямого кода, а выходы накопителя соединены с информационными входами регистров прямого и обратного кодов, прямые выходы регистра прямого кода соединены с одними входами блока контроля, первого блока коррекции и входами первого блока декодирования, одни выходы которого подключены к входам первого дешифратора, выходы которого соединены с другими входами первого блока коррекции и одними входами первого блока сравнения, другие входы кото ого подключены к выходам блока контроля, выходы блока контроля, первого блока сравнения и другие выходы первого блока декодирования подключены соответственно к первому, второму, третьему, и четвертому входам блока управления, первый, второй и третий выходы которого соединены соответственно с управляющими входами накопителя и регистров прямого и обратного кодов, пятый и шестой входы и четвертый и пятый выходы блока управления являются соответственно управляющими входами и контрольными выходами устройства, введены вторые блок декодирования, дешифратор, блок коррекции, блок сравнения, а также блок элементов И вЂ И, причем выходы регистра обратного кода подключены к другим входам блока контроля, к входам второго блока декодирования и одним входам второго блока коррекции, одни выходы второго блока декодирования соединены с входами второго дешифратор а, выходы которого подключены к другим входам второго блока коррекции и одним входам второго блока сравнения, другие входы которого соединены с выходами блока контроля, выход второго блока сравнения и другие выходы второго блока декодирования подключены соответственно к седьмому, восьмому и девятому входам блока управления, выходы первого и второго блоков коррекции соединены с информационными входами блока элементов И вЂ” ИЛИ, управляющие входы которого подключены к шестому и седьмому выходам блока управления, вы1149318 ходы блока элементов И вЂ” ИЛИ являются информационными выходами устройства.

На фиг, 1 приведена блок-схема предлагаемого устройства; на фиг. 2 — блок управления; на фиг. 3 — один из вариантов первого блока декодирования (второй блок декодирования строится аналогичным образом).

Устройство содержит накопитель 1, выход которого подключен к входам регистров прямого 2 и обратного 3 кодов, инверсный выход регистра прямого кода соединен с информационным входом накопителя 1. Прямые выходы регистра 2 прямого кода подключены к входам первого блока 4 декодирования, первым входам первого блока 5 коррекции; а также первым входдм блока 6 контроля, инверсные выходы регистра 3 обратного кода соединены с входами второго блока 7 декодирования, с перBjIMH входами второго блока 8 коррекции и с вторыми входами блока 6. Выходы 9 первого блока 4 декодирования связаны с входами первого дешифратора 10, а выходы 11.1 и 11.2 — с соответствующими входами блока 12 управления. Выходы 13 второго блока 7 декодирования соединены с входами второго дешифратора 14, а выходы 15.1 и 15.2 — с соответствующими входами блока управления. Выходы блока 6 контроля подключены к входам блока 12 управления и к первым входам первого 16 и второго 17 блоков сравнения, с вторыми входами которых соединены выходы дешифраторов 10 и 14 соответственно. Выходы дешифратора 10 подключены к вторым входам блока 5 коррекции, а выходы дешифратора 14 — к вторым входам блока 8 коррекции. Выходы блоков коррекции связаны с входами блока элементов И вЂ” ИЛИ 18, выходы 19 которого являются информационными выходами устройства. Управляющие выходы блока управления подключены к входам блока элементов И вЂ И 18.

Блок 12 управления имеет входы 20 и 21, по которым поступают сигналы от источника тактового питания и считывания соответственно, а также выходы 22 — 24, которые подключены к управляющим входам блоков 1, 2 и 3 соответственно, выход 25 для выдачи сигнала «Ошибка» и выход 26, по которому выдается сигнал «Готовность».

Блок 12 управления (фиг. 2) содержит первый дешифратор 27, к которому подключены выходы 11.1 и 11.2 первого блока 4 декодирования, второй дешифратор 28, с входами которого связаны выходы 15.1 и 15,2 второго блока 7 декодирования, а также и-входовой элемент ИЛИ вЂ  29, с входами которого соединены выходы 6.1, 6.2,..., 6.п блока 6 контроля (и — длина ячейки накопителя 1). Выходы 28.4 и 28.3 дешифратора 28 связаны с входами эле5

20 мента ИЛИ 30, выходы 28.2 и 27.2 — с входами элемента И 31, а выходы 27 3 и 274 — — с входами элемента ИЛИ 32.

К входам элемента И 33 подключены выход элемента ИЛИ вЂ” НЕ 29 и выход элемента И 31. С входами элемента И 34 соединены выход 27.2 н выход элемента И 30, а с входами элемента И 35 — выход первого блока 16 сравнения и выход элемента

И 31, который также подключен к входу элемента И 36, второй вход которого связан с выходом блока 17. К входам элемента И 37 подключены выход элемента ИЛИ 32 и выход 28.2 дешифратора 28. Входы элемента ИЛИ 38 соединены с выходами элементов И 33 — 35 и выходом 27.1 дешифратора 27, а его выход 39 — с одним из входов блока элементов И вЂ” ИЛИ 18. Выходы элементов И 36 И 37 и выход 28.1 связаны с входами элемента ИЛИ 40, выход 41 которого подключен к входам блока элементов И вЂ” ИЛИ 18. Выходы 39 и 41 блока 12 управления подключены к инверсным входам элемента И 42, выход 25 которого является выходом сигнала «Ошибка».

Блок управления содержит также три

25 D-триггера 43 — 45, входы С которых подключены к входу 20 источника тактового питания, а их инверсные выходы соединены с входами элементов И 46, выход 26 которого является выходом сигнала «Готовность» и связан с одним из входов элемента И 47, к второму входу которого подключен вход 21 сигнала считывания. Прямые выходы 22 и 24 триггеров 44 и 45 подключаются к управляющим входам накопителя 1 и регистра 3 обратного кода соответственно. Выход 22, кроме того, связан с входом D-триггера 45.

Выход элемента И 47 соединен с входом

D-триггера 43, прямой выход 23 которого подключен к управляющему входу регистра 2 прямого кода, а инверсный выход триггера 43 связан с одним из входов элемента

40 ИЛИ вЂ” НЕ 48, к второму входу которого подключен выход 27.1. Выход элемента 48 соединен с D-входом триггера 44.

Блок 4 декодирования (фиг. 3) при и-8 состоит из сумматоров 49-52 по моду45 лю два, к входам которых подключены соответствующие выходы регистра 2 прямого кода, а выходы соединены с входами элементов НЕ 53 — 56 соответственно. Выходы элементов НЕ 53 — 55 являются выходами 9 блока 4 декодирования и подключены к входам дешифратора 10, а также к входам элемента ИЛИ 57. Выход 11.1 элемента ИЛИ 57 и выход 11.2 элемента НЕ 56 соединены с соответствующими входами блока 12 управления. Аналогичным образом строится блок 7 декодирования.

Блоки 5 и 8 коррекции, а также блок 6 обнаружения отказавших разрядов, легко выполнить на элементах ИСКЛЮЧАЮШЕЕ

1149318

ИЛИ, а блоки 16 и 17 сравнения представляют собой элементы И вЂ” ИЛИ.

Устройство работает следующим образом.

В накопителе 1 хранится информация, представленная в коде Хэмминга, исправляющем одну и обнаруживающем две ошибки. Такой код имеет основные контрольные разряды (ОКР), каждый из которых контролирует по четности свою группу разрядов (группы формируются так, чтобы последовательный опрос основных контрольных разрядов указал место ошибки), и один дополнительный контрольный разряд (ДКР), осуществляющий проверку на четность всего кода. При чтении информации слово с некоторой ячейки накопителя 1 поступает на регистр 2 прямого кода, а затем в блок 4 декодирования и блок 5 коррекции. При декодировании слова возможны следующие случаи:

ДКР ОКР Управляющая Номер выхода информация дешифратора

О О «В» 1

1 1 «1» 2

1 О «С» 3

О 1 «2» 4

Если ошибки отсутствуют (ДКР = О, ОКР = О), то на первом выходе 27:1 дешифратора 27 появляется управляющий сигнал «Выдача кода» («В»). Выход 11 блока 4 декодирования представляет собой две шины: шина 11.1 — для ОКР, шина

11.2 — для ДКР. OKP =0 значит, что значения всех основных контрольных разрядов равны нулю, а ОКР = 1 — значение хотя бы одного основного контрольного разряда отлично от нуля. В последнем случае значения основных контрольных разрядов, если их рассматривать как код, представляют собой номер разряда считанного слова, содержащий ошибку. Этот номер с выхода 9 блока 4 декодирования поступает на дешифратор 10.

При ДКР-1 и ОКР-1 декодируемое слово содержит ошибку нечетной кратности 1,3, 5.... Этот случай обозначен «1», ему соответствует сигнал на выходе 27.2 дешифратора 27. Если ДКР-1 и ОКР-О, то это значит, что в слове имеется ошибка нечетной кратности, причем такая, что сумма номеров ошибочных разрядов по модулю два равна нулю. Это возможно в некоторых случаях при появлении ошибки кратности

3,5,.... Эта ситуация обозначена «С» и ей соответствует сигнал на третьем выходе 27.3 дешифратора 27.

Слово содержит ошибку четной кратности (обозначено «2»), если ДКР=О и

ОКР = 1. Об этом свидетельствует сигнал на четвертом выходе 27.4 дешифратора 27.

Если считанное слово ошибок не содержит, то информация из блока 5 коррекции через блок элементов И вЂ” ИЛИ 18 поступает на выход 19 и потребителю по выходу 26 выдается сигнал «Готовность». В противном случае блок управления вырабатывает управляющие сигналы для реализации следующей последовательности действий.

Код, содержащийся в регистре 2, через его инверсный выход записывается в ту же ячейку накопителя 1 и считывается на регистр 3 обратного кода. Затем информация с прямого выхода регистра 2 прямого кода и инверсного выхода регистра 3 обратного кода одновременно поступает в блоки 4 и 7 декодирования и блоки 5 и 8 коррекции соответственно. Код номера ошибочного разряда, полученный при декодировании в блоках 4 и 7, поступает на дешифраторы 10 и 14.

В блоках 5 и 8 коррекции производится сложение по модулю два считанного кода и кода, полученного в результате дешифрации. Эта операция представляет собой коррекцию считанного слова. Информация с выходов 11 и 15 блоков 4 и 7 поступает в блок 12 управления.

Слова с прямых выходов регистра 2 и инверсных выходов регистра 3 одновременно поступают в блок 6 контроля, в котором по несовпадению разрядов прямого и обратного кодов определяются отказавшие разряды. Полученный в результате этой операции и-разрядный код поступает на блоки 16 и 17 сравнения и на элемент

ИЛИ 29 блока 12 управления. На блоки 16 и 17 поступает также код с выходов дешифраторов 10 и 14, с выходов блоков

16 и 17 в случае совпадения номера ошибочного разряда, определенного при декодировании, с одним из номеров отказавших разрядов, определенных в блоке 6 контроля, сигналы поступают в блок 12 управления.

По сигналу с блока 12 управления выдача верной информации производится либо с блока 5, либо с блока 8. При обнаружении неисправимой ошибки блок 12 управления выдает сигнал «Ошибка». В этом случае информация на выход 19 не поступает.

Пример. Пусть первоначально записываемая в ячейку накопителя 1 информация имела вид

01011011

Ао

А1

Аг

Аз

Информация представлена в коде

Хэмминга; А — дополнительный контрольный разрад; А,— Аз — основные контрольные разряды. Каждый из контрольных разрядов контролирует свою группу разрядов, эти разряды подчеркнуты.

1149318

Риг.1

Пусть при обращении к данной ячейке на регистре 2 получен код

01001001, 01234567 содержащий две ошибки. Допустим, что в третьем разряде ошибка вызвана сбоем, а в шестом разряде — отказом запоминающего элемента. После определения этой ситуации блоком 4 декодирования считанный код с инверсного выхода регистра 2 записывается в ту же ячейку и считывается на регистр 3.

Таким образом, регистр 2 содержит код

0 1 0 0 1 0 О. 1 (ОКР=1. ДКР= О), Регистр 3 — 1 0 1 1 0 1 0 О, а в блоки 7 и 8 поступает код 0 1 0 Q. 1 0 1 1 (ОКР= 1, ДКР = 1), содержащий ошибку в третьем разряде.

В блоки 4 и 5 поступает содержимое регистра 2 прямого кода.

После декодирования в блоке 4 основной контрольный разряд показывает, что имеется ошибка в пятом разряде, а ОКР в блоке 7 показывает наличие ошибки в третьем разряде. Таким образом, после коррекции имеем в блоке 5 коррекции

0 1 0 0 1 1 0 1, а в блоке 8 коррекции

0101 101 1.

На вход дешифратора 27 посту. пает код 01, на вход дешифратора 28 — код 11, поэтому первый дешифратор вырабатывает сигнал «2» (выход 27.4), а второй — «!» (выход 28.2). Срабатывают элементы ИЛИ

32, И 37, ИЛИ 40 и сигнал с выхода пос10 леднего разрешает выдачу с блока 8 коррекции через блок элементов И вЂ” ИЛИ 18 информацию, не содержащую ошибок.

Таким образом, предлагаемое устройство по сравнению с известным позволяет исправлять одиночную ошибку, вызванную сбоем, а также двухкратную ошибку, вызванную одним сбоем и одним отказом, имеет более простой блок управления (он легко реализуется в любой элементной базе), а также более высокое быстродейст20 вие, получаемое за счет упрощения блока управления и параллельной обработки информации при чтении по двум независимым каналам.

1149318

151 152 om16omg б.1 б.2 б.й

Фиг.2

1149318

Редактор И. Николайчук

Заказ 1908 38

Составитель О. Кулаков

Техред И. Верес Корректор Н. Король

Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1! 3035, Москва, )K — 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4