Постоянное запоминающее устройство с обнаружением и исправлением ошибок

 

ПОСТОЯННОЕ ЗАПОМИНАОДЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ ОШИБОК, содержащее основные |блоки постоянной памяти, дополнительные блоки постоянной памяти, блок декодирования , входы первой группы которого соединены с входами основных и дополнительных блоков постоянной памяти и являются одними входами устройства, выходы блока декодирования являются выходами устройства, отличающееся тем, что, с целью повышения надежности устройства , в него введены элементы И, элементы ИЛИ и дешифратор, входы которого являются другими входами устройства и соединены с входами второй группы блока декодирования, выходы блоков постоянной памяти соединены с первыми входами элементов И, вторые входы которых подключены к выходам дешифратора, выходы элементов И соединены с входами элементов ИЛИ, причем выходы элементов ИЛИ основных блоков постоянной памяти соединены с входами третьей группы (Л блока декодирования, входы четвертой группы которого подключены к выходам элементов ИЛИ дополнительных блоков постоянной памяти.

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (l 9) (i! ) 4(51) G 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А870РСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЬЙ (21) 3584274/24-24 (22) 25 .04.83 (46) 28.02.85. Бюл. Ф 8 (72) Е.И.Николаев, В.П.Раев и Е.Ç.Храпко (53) 681.327(088.8) (56) 1. Щербаков Н.С. Самокорректирующиеся дискретные устройства.

M. "Машиностроение™, 1975, с.77-78.

"Электроника", 1980, У с. 79-86 (прототип) . (54)(57) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО С ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ ОШИБОК, содержащее основные, блоки постоянной памяти, дополнительные блоки постоянной памяти, блок декодирования, входы первой группы которого соединены с входами основных и дополнительных блоков постоянной памяти и являются одними входами устройства, выходы блока декодирования являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены элементы И, элементы ИЛИ и дешифратор, входы которого являются другими входами устройства и соединены с входами второй группы блока декодирования, выходы блоков постоянной памяти соединены с первыми входами элементов И, вторые входы которых подключены к выходам дешифратора, выходы элементов И соединены с входами элементов ИЛИ, причем выходы элементов ИЛИ основных блоков постоянной памяти соединены с входами третьей группы блока декодирования, входы четвертой группы которого подключены к выходам элементов ИЛИ дополнительных блоков постоянной памяти.

1142862

Изобретение относится к цифровой вычислительной технике и.может быть использбвано в устройствах постоянной памяти на полупроводниковых микросхемах. 5

Известны цифровые устройства с контролем, использующие корректирующие коды, содержащие основные блоки памяти, дополнительные блоки памяти и декодирующее устройство 1). 10

Недостатком данных устройств является отсутствие воэможности коррекции ошибок высокой кратности.

Наиболее близким к предлагаемому является запоминающее устройство (ЗУ) 15 с обнаружением и исправлением ошибок, содержащее основные блоки постоянной памяти, дополнительные блоки постоянной памяти, блок декодирования, выходы которого являются выходами уст- 20 ройства, а входы соединены с входами и выходами блоков памяти и являются входами устройства (2).

Недостаток указанного устройства состоит в том, что оно способно 25 корректировать ошибки только низкой кратности (исправлять одиночные и обнаруживать двухкратные ошибки) °

Таким образом, область примененчя ЗУ распространяется только на устройст- 30 ва памяти, вероятность появления многократных ошибок в которых несоизмеримо мала по сравнению с ошибками однократными.

Цель изобретения — поввппение на35 дежности устройства за счет перевода многократных ошибок в класс однократных.

Поставленная цель достигается тем, что в постоянное запоминающее 40 устройство с обнаружением и исправлением ошибок, содержащее основные блоки постоянной памяти, дополнительные блоки постоянной памяти, блок декодирования, входы первой группы 45 которого соединены с входами основных и дополнительных блоков постоянной памяти и являются одними входами устройства, выходы блока декодирования являются выходами устройства, 50 введены элементы И, элементы ИЛИ и дешифратор, входы которого являются другими входами устройства и соединены с входами второй группы блока декодирования, выходы блоков посто- 55 янной памяти соединены с первыми входами элементов И, вторые. входы которых подключены к выходам дешифратора, выходы элементов И соединены с входами элементов ИЛИ, причем выходы элементов ИЛИ основных блоков постоянной памяти соединены с входами третьей группы блока декодиро-, вания, входы четвертой группы которого подключены к выходам элементов ИЛИ дополнительных блоков посто янной памяти.

На чертеже приведена блок-схема предлагаемого устройства.

Устройство содержит основные блоки 1 постоянной памяти, дополнительные .блоки 2 постоянной памяти, блок 3 декодирования, дешифратор 4, элементы И 5 и 6, элементы ИЛИ 7 и 8.

Блоки 1 предназначены для хранения основной информации, блоки 2 для хранения контрольной информации. Блоки 1 и 2 выполнены на полупроводниковых многоразрядных микросхемах памяти. Хотя каждый блок 1 или 2 является многовыходным (К вЂ” число выходов), однако на этапе записи ос" новной или дополнительной информации в каждый из них записывается информация лишь об одном разряде с увеличением числа адресов в К раэ, поэтому при отказе всего кристалла микросхемы поражается только один разряд информации.

Блок 3 декодирования предназначен для генерации контрольных разрядов основной информации при считывании из памяти, для сравнения их с контрольными разрядами, считанными из дополнительной памяти, для коррекции одиночных ошибок и индикации наличия двухкратных ошибок.

Входы блоков памяти являются младшими разрядами адреса устройства.

Дешифратор 4, входами которого являются старшие разряды адреса устройства, элементы И 5 и 6, элементы ИЛИ 7 и 8 мультиплексируют информацию с выходов блоков 1 и 2 памяти на входы блока 3 декодирования.

Устройство .работает следующим образом.

По адресу, установленному на первых входах устройства (младшие разряды адреса), с блоков 1 и 2 происходит считывание основной и контрольной информации по всем их выходам.

Эта информация поступает на первые входы элементов И 5 и 6. Адрес, установленный на вторых входах устройст3 11428 ва (старшие разряды адреса), дешифрируются на одном из выходов дешифратора 4 и открывает элементы И 5 и 6 по их вторым входам. Информация с выходов блоков 1 и 2 через открытые элементы И 5 и 6, через элементы ИЛИ 7 и 8 поступает на входы третьей и четвертой групп блока 3 декодирования. На входы первой и второй групп блока декодирования посту- 10 пает информация мпадших и старших разрядов адреса.

По правилам, в соответствии с примененным корректирующим. кодом, блок Э декодирования осуществляет свертку информации, сравнивает результат свертки с контрольной информацией, считанной с дополнительных блоков постоянной памяти, вырабатывает сигнал обнаружения ошибки 20 в случае ее наличия и осуществляет коррекцию однократной ошибки по результату сравнения свертки и контролькой информации.

При изменении адреса только 25 в младших разрядах устройства считанная информация проходит на вход блока 3 через те же открытые элемен-. ты И 5 и 6. При изменении адреса

62 4 в старших разрядах устройства дешифратор 4 открывает другие элементы И 5 и 6, в зависимости от возбужденного выхода дешифратора, и информация с других входов блоков памяти через эти элементы поступает на вход блока 3. 3а время перебора всех адресов старших разрядов все выходы блоков памяти через элементы И 5 и 6 и элементы ИЛИ 7 и 8 подключаются к входам блока 3.

При наличии многократных отказов, связанных с выходом из строя всего кристалла (ошибка на всех выходах микросхемы), ошибка проявляется лишь на одном входе блока декодирования, который способен ее скорректировать.

Таким образом, введение в устройство дешифратора 4,. элементов И 5 и 6, элементов ИЛИ 7 и 8 позволяет трансформировать многократные отказы на выходах многоразрядных микросхем памяти в однократные отказы на вхо- дах блока декодирования.

Изобретение обеспечивает повышение надежности работы устройства памяти за счет коррекции ошибок лн бой кратности внутри одной микросхемы е

1142862

Составитель О.Кулаков

Редактор И.Рыбченко Техред С.Легеза Корректор Е.Сирохман

Заказ 743/43 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4