Запоминающее устройство с самоконтролем

 

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ по авт. св. № 748515, отличающееся тем, что, с целью повьшения быстродействия и увеличения эффективной емкости устройства , в него введен элемент И, выход которого подключен к одному из входов блока управления, а входы соединены с выходами блока контроля, причем один из входов третьего регистра числа подключен к выходу перaqro регистра числа. 2. Устройство по п. 1, отличающееся тем, что блок управления содержит Триггеры с первого по четвертый, группу элементов И с первого по шестой, элементы ИЛИ с первого по четвертый и элементы задержки с первого по шестой, причем единичный выход пернрго триггера соединен с первыми входами первого и второго элементов И группы, вторые входы которых подключены соответственно к единичному и нулевому выходам второго триггера, выход первого элемента И группы подключен к первому . входу второго элемента ШШ, выход которого соединен с входом второго элемента задержки, один из выходов которого подключен к первому входу первого элемента ИЛИ, выход которого подключен к нулевому входу первого триггера, выход второго элемента И группы соединен с входом первого элемента задержки, один из выходов которого подключен к второму входу второго элемента ИЛИ, а другой выход к единичному входу второго триггера и второму входу первого элемента ИЛИ, другой выход второго элемента задержки подключен к первым входам третьего и четвертого элементов И группы, вторые входы которых соединены соответственно с единичным и нулевым выходами третьего триггера, выходы третьего и четвертого элементов И группы (Л подключены соответственно к входам четвертого и третьего элементов задержки, одни из выходов которых соединены с входами третьего элемента ИЛИ, выход которого подключен к нулевому входу третьего триггера, другой выход четвертого элемента заел ю держки подключен к первым входам пятого и шестого элементов И группы, вторые входы которых подключены соо ответственно к единичному и нулевому 4 4 выходам четвертого триггера, выходы пятого и шестого элементов И группы подключены соответственно к входам шестого и пятого элементов задержки, одни из выходов которых подключены к входам четвертого элемента ИЛИ, выход которого подключен к нулевому входу четвертого триггера, другой выход шестого элемента задержки подключен к нулевому входу второго триггера , единичные входы первого, третьего и четвертого триггеров являются .одними из входов блока управления.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

4(st) G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

;1

ФЯ, И .а.

И

С:

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ, (61) 748515 (2 1) 3696432/24-24 (22) 31.01.84 (46) 23.04,85. Вюл. 9 15 (72) В. Н. Горшков, А.С. Горбенко и В.И.Николаев (53) 681.327 (088.8) (56) 1. Авторское свидетельство СССР

NI 748515, кл. G 11 С 29/00, 1980 (прототип) . (54) (57) 1 . ЗАПОМИНЖОЩЕЕ УСТРОЙСТВО

С САМОКОНТРОЛЕМ по авт. св. В 748515, отличающееся тем, что, с целью повышения быстродействия и увеличения эффективной емкости устройства, в него введен элемент И, вых9д которого подключен к одному из входов блока управления, а входы соединены с выходами блока контроля, причем один иэ входов третьего регистра числа подключен к выходу первогo регистре числа.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит триггеры с первого по четвертый, группу элементов И с первого по шестой, элементы ИЛИ с первого по четвертый и элементы задержки с первого по шестой, причем единичный выход пернрго триггера соединен с первыми входами первого и второго элементов И группы, вторые входы которых подключены соответственно к единичному и нулевому выходам второго триггера, выход первого элемента И группы подключен к первому . входу второго элемента ИЛИ, выход которого соединен с входом второго элемента задержки, один из выходов

„„SU„„1152044 А которого подключен к первому входу первого элемента ИЛИ, выход которого подключен к нулевому входу первого триггера, выход второго элемента И группы соединен с входом первого элемента задержки, один из выходов которого подключен к второму входу второго элемента ИЛИ, а другой выход— к единичному входу второго триггера и второму входу первого элемента ИЛИ, другой выход второго элемента задержки подключен к первым входам третьего и четвертого элементов И группы, вторые входы которых соединены соответственно с единичным и нулевым выходами третьего триггера, выходы третьего и четвертого элементов И группы подключены соответственно к входам четвертого и третьего элементов задержки, одни из выходов которых соединены с входами третьего элемента ИЛИ, выход которого подключен к нулевому входу третьего триггера, другой выход четвертого элемента задержки подключен к первым входам пятого и шестого элементов И группы, вторые входы которых подключены соответственно к единичному и нулевому выходам четвертого триггера, выходы пятого и шестого элементов И группы подключены соответственно к входам шестого и пятого элементов задержки, одни из выходов которых подключены к входам четвертого элемента ИЛИ, выход которого подключен к нулевому входу четвертого триггера, другой выход шестого элемента задержки подключен к нулевому входу второго триггера, единичные входы первого, третьего и четвертого триггеров являются одними иэ входов блока управления.

1 1 52044

Изобретение относится к вычислительной технике.

По основному авт.св.9- 748515 известно устройство, содержащее первую группу элементов ИЛИ, первый 5 регистр адреса, счетчик адресов, накопитель, к выходам которого подключены первые входы первого, второго и третьего регистров числа и один из входов четвертого регистра числа, вторую 10 группу элементов ИЛИ, блок контроля, первый и второй коммутаторы, счетчик разрядов, блок управления и блок местного управления, причем выходы накопителя соединены с выходами первой 15 группы элементов ИЛИ, входы которого подключены к выходам первого и второго регистров адреса, вход второго регистра адреса соединен с выходом счетчика адресов, выход первого регистра 20 числа и первый выход второго регистра числа подключены к одним из входов второй группы элементов ИЛИ, выход которых подключен к выходу накопителя, вторые вход и выход второго 25 регистра числа соединены соответственно с выходом блока местного управления и первым входом блока контроля, второй вход которого подключен к выходу третьего регистра числа, З0 другой вход четвертого регистра числа — к выходу первого коммутатора, а выходы четвертого регистра числа— к другим входам второй группы элепервому входу второго 35 коммутатора, выход которого соединен с первым входом первого коммутатора, вторые и третьи входы первого и второго коммутаторов - соответственно с первыми выходами блока контроля и счетчика разрядов, второй выход блока контроля подключен к выходу счетчика разрядов, второй выход кото рого соединен с входом блока управления, один из выходов блока управле.45 ния подключен к управляющим входам накопителя, первого и второго регистров адреса, счетчика адресов, первого, второго, третьего и четвертого регистров числа, блока контроля и бло- 50 ка местного управления, другие выходы блока управления соединены с управляющими входами первого и второго коммутаторов.

В устройстве отказавшие разряды рабочих ячеек подменяются разрядами резервных ячеек Я .

Недостатками известного устройства являются невысокое быстродействие и низкая эффективная емкость, так как подмена отказавших разрядов рабочих ячеек осуществляется даже в случае согласования типа отказа с записываемым символом.

Цель изобретения — повышение быстродействия и увеличение эффективной емкости запоминающего устройства.

Поставленная цель достигается тем, что в запоминающее устройство с самоконтролем. введен элемент И, выход которого подключен к одному из входов, блока управления, а входы соединены с выходами блока контроля, причем один из входов третьего реги-. стра числа подключен к выходу первого регистра числа.

При этом блок управления содержит триггеры с первого по четвертый, группу элементов И с первого по шестой, элементы ИЛИ с первого по четвертый и элементы задержки с первого по шестой, причем единичный выход первого триггера соединен с первыми входами первого и второго элементов И группы, вторые входы которых подключены соответственно к единичному и нулевому выходам второго триггера, выход первorо элемента И группы— к первому входу второго элемента ИЛИ, вьглод которого соединен с входом второго элемента задержки, один из выходов которого подключен к первому входу первого элемента ИЛИ, выход которого подключен к нулевому входу первого триггера, выход второго элемента И группы соединен с входом первого элемента задержки, один из выходов которого подключен к второму входу второго элемента ИЛИ, а дру гой выход — к единичному входу второго триггера и к второму входу первого элемента ИЛИ, другой выход второго элемента задержки подключен к первым входам третьего и четвертого элементов И группы, вторые входы которых соединены соответственно с единичным и нулевым входами третьего триггера, выходы третьего и четвертого элементов И группы подключены со— ответственно к входам четвертого и третьего элементов задержки, одни из выходов которых соединены с входами третьего элемента ИЛИ, вы::ол которого подключен к нулевсму з .<1лу третьего триггера, друг< и никс л и гнертогo

1152044 элемента задержки — к первым входам пятого и шестого элементов И группы, вторые входы которых подключены соответственно к единичному и нулевому выходам четвертого триггера, выходы пятого и шестого элементов И группысоответственно к входам шестого и пятого элементов задержки, одни из выходов которых подключены к входам четвертого элемента ИЛИ, выход которого подключен к нулевому входу четвертого триггера, другой выход шестого элемента задержки — к нулевому входу второго триггера, единичные входы первого, третьего и четвертого триггеров являются одними из входов блока управления.

На фиг. 1 изображена структурная схема запоминающего устройства с самоконтролем; на фиг. 2 — структурная схема блока управления (например, для режима записи); на фиг. 3 — один из возможных вариантов блока контроля.

Устройство (фиг. 1) содержит накопитель 1, имеющий входы 2, первую д5 группу элементов ИЛИ 3, первый 4 и второй 5 регистры адреса. Регистр 4 имеет входы 6. Устройство также содержит счетчик 7 адресов. К выходам

8 накопителя 1 подключены одни из З1 входов первого регистра 9 числа.

Устройство содержит, кроме того, второй 10, третий 11 и четвертый 12 регистры числа, вторую группу элементов ИЛИ 13, блок 14 контроля, пер35 вый 15 и второй 16 коммутаторы, советчик 17 разрядов, блок 18 управления, блок 19 местного управления, элемент И 20. Устройство имеет вход 21 и выход 22. Элемент И 20 имеет входы 23 и выход 24..

Блок 18 управления (фиг. 2) содержит триггеры 25-28 с первого по четвертый, элементы И 29-34 с первого по шестой, элементы ИЛИ 35-38 с первого по четвертый и элементы 39-44 задержки с первого по шестой. Блок 14 контроля (фиг. 3) содержит регистр 45 сдвига, регистр 46, элементы ИЛИ 47 и элементы И 48.

Устройство работает следующим образом.

В исходном состоянии счетчик 47 обнулен. Для каждого линейного участка программы или для массива чисел, 55 которые будут записываться последовательно, выделяются резервные ячейки накопителя 1.. В счетчик 7 при этом записывается адрес первой резервной ячейки, а на вход 6 регистра 4 поступает адрес первой ячейки записываемого или считываемого массива чисел.

При записи число через вход 21 поступает в регистр 9, и через элементы ИЛИ 3 содержимое регистра 4 подается на вход накопителя t. Прямой код числа из регистра 9 заносится на регистр 11 и через элементы ИЛИ 13 записывается в ячейку накопителя 1.

После этого производится считывание прямого кода из накопителя 1 на регистр 10. Содержимое регистров 10 и 11 подается на блок 14.

В случае, если отказавших разрядов в ячейке нет или тип отказа совпадает с записываемыми символами, то на вход 6 регистра подается следующий адрес и аналогично производится запись второго числа. При совпадении содержимых регистров 10 и 11 на выходах блока 14 контроля будут все единичные сигналы, которые через элемент И 20 поступают на блок 18 управления, который вырабатывает управляющие сигналы для записи второго числа.

Если же в ячейке есть отказавшие разряды и тип отказа не совпадает со значением записываемого символа, то соответствующие разряды регистров 10 и 11 в блоке 14 контроля не совпадут и иа входах элемента И 20 будет соответствующее количество нулевых сигналов. По нулевому сигналу элемента И 20 блок 18 организует работу устройства в следующей последовательности.

Пр оиз в одитс я з апис ь о бр атно го кода из регистра 9 через элемен— ты ИЛИ 13 в ячейку накопителя 1, и содержимое ячейки считывается на регистр 11. После этого производится запись-считывание прямого кода числа на регистр 10. Содержимое регистров 10 и 11 подается на блок 14.

Последний и счетчик 17 выдают на ком .мутатор 15 сигналы, по которым из регистра 9 в.младшие разряды регистра 12 передаются разряды числа, соответствующие отказавшим разрядам ячейки. Затем с блока 14 в счетчик 17 разрядов записывается код, соответствующий количеству отказавших разрядов ячейки. Из блока 18 в блок 19 поступает сигнал, по кото- рому в маркерный разряд ячейки нако1152044 пителя 1 через регистр 10 записывается код " 1". Аналогично производится запись числа во вторую отказавшую ячейку, в которой тип отказавших разрядов не согласован с записываемьи символом, только соответствующие разряды регистра 9 записываются в следующие младшие незанятые разряды регистра 12. После того, как

see разряды регистра 12 заполнены, 1О счетчик 17 разрядов выдает сигнал заполнения s блок 18. Адрес резервной ячейки из счетчика 7 поступает на регистр 5 и через элементы ИЛИ 3 на вход 2 накопителя 7. Содержимое 15 регистра 12 через элементы ИЛИ 13 записывается в первую резервную ячейку массива чисел. После этого по сигналу из блока 18 в счетчике 7 формируется адрес следующей резерв- 26 ной ячейки.

Чтение информации производится следующим образом. В регистр 4 подается адрес первой ячейки считываемого массива яисел, а в счетчик 7 за- вз писывается адрес первой резервной ячейки массива чисел. Счетчик 17 при этом находится в нулевом состоянии.

По сигналу из блока 18 производится передача содержимого счетчика 7 Зф через регистр 5 и элементы ИЛИ 3 на вход 2 накопителя 1. Производится чтение из первой резервной ячейки на регистр 12. Затем из регистра 4 поступает адрес первой ячейки считываемого массива чисел и производится чтение на регистры 9 и 10. Если в маркерном разряде код "0", то, следовательно, в ячейке не было отказавших разрядов, и число из регистра 9 поступает на выход 22.

Если же в маркерном разряде код ".1", то производится запись-чтение обратного кода числа на регистр 11. Содержимое регистров 10 и 11 подается на блок 14. По сигналам из блока 1-4 и счетчика 17 через коммутатор 16 производится передача младших разрядов регистра 12 в регистр 9. /аэряды отказавшей ячейки, таким образом, подменяются разрядами резервной ячейки. Число иэ регистра 9 поступает на выход 21.

В счетчик 17 записывается код, соответствующий количеству использованных разрядов регистра 12. Если все разряды ре истра 12 использованы, на что указывает соответствующее состояние счетчика 17, то но сигналу нз блока 18 управления в счетчике 7 формируется адрес следующей резервной ячейки. Содержимое резервной ячейки считывается на регистр 12, и аналогично продолжается считывание массива чисел с подменой отказавших разрядов.

Предлагаемое устройство по сравнению с известным требует меньшего количества резервных ячеек и является более быстродействующим.

1152044

ll52044

l152044

° ° °

Составитель В.Рудаков1

Редактор В.Данко Техред М.Гергель Корректор JI.Ïèëèïåíêo

Наказ 2334/42 Тирам 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиап ППП "Патент", г.ултород, ул.Проектная, 4

Запоминающее устройство с самоконтролем Запоминающее устройство с самоконтролем Запоминающее устройство с самоконтролем Запоминающее устройство с самоконтролем Запоминающее устройство с самоконтролем Запоминающее устройство с самоконтролем Запоминающее устройство с самоконтролем 

 

Похожие патенты:

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и системах управления

Изобретение относится к вычислительной технике, в частности, к устройствам хранения информации, и может найти приме нение в специализированных системах хранения и обработки изображений, в ассоциативных параллельных процессорах при решении информационно-логических задач, задач поиска и сортировки данных, в устройствах обработки сигналов в реальном масштабе времени

Изобретение относится к полупроводниковому запоминающему устройству, содержащему схему обнаружения и исправления множественных ошибок

Изобретение относится к способам записи в энергонезависимую память и может быть использовано в приборах, осуществляющих хранение и обновление оперативной информации в процессе своей работы

Изобретение относится к устройствам тестирования электронных элементарных схем и групповых линий соединений

Изобретение относится к средствам для программирования/стирания электрически стираемых программируемых полупроводниковых постоянных запоминающих устройств

Изобретение относится к области автоматики и вычислительной техники

Изобретение относится к электронным запоминающим устройствам (ЗУ) с электрически программируемыми ячейками

Запоминающее устройство с самоконтролем

Наверх