Элемент памяти

 

ЭЛЕМЕНТ ПАМЯТИ, содержащий первый нагрузочный транзистор, сток которого соединен с шиной записи, затвор и исток соединены со стоком первого ключевого транзистора , исток которого соединен с шиной нулевого потенциала, затвор - с адресной шиной прямых сигналов, второй нагрузочный транзистор , сток которого соединен с шиной питания, затвор и исток подключены к .стоку второго ключевого транзистора, исток которого соединен с шиной нулевого потенциала, третий ключевой транзистор, затвор которого соединен со стоком -второго ключевого транзистора, сток третьего ключевого транзистора соединен с адресной шиной прямка сигналов, четвертый ключевой транзистор , сток которого соединен с адресной шиной инверсных сигналов, исток - с истоком третьего ключевого транзистора и с выходом элемента памяти, отличающийбыстродействия элемента и ум.еньшенйя потребляемой мощности, в него введены третий нагрузочный транзистор, сток и затвор которого соединены с шиной записи, разрядный транзистор, сток которого соединен с истоком третьего нагрузочного транзистора, исток и. затвор которого соединены с шиной нулевого потенциала, зарядный транзистор , сток и затвор которого соединены с шиной записи, управл5пощий транзистор, сток которого соединен с истоком зарядного транзистора , затвор управляющего транзистора соединен со стоком первого С/) ключевого транзистора, запоминаюс: щий лавинно-инжекционный транзистор с ультра олетовьм стиранием, сток которого соединен с истоком управляющего транзистора, затворсо стоком разрядного транзистора, исток - с шиной нулевого потенциала , четвертый нагрузочный транОд зистор, сток и затвор которого САЭ СО соединеш) с: шиной питания, исток с затвором четвертого ключевого оп транзистора и стоком запоминающего а транзистора, пятый нагрузочный транзистор , сток и затвор которого соединены с шиной питания, исток с затвором запоьшнающего транзистора, затвор второго ключевого транзистора соединен с затвором четвертого ключевого транзистора.

„„SU,. 3 5

СОЮЗ СОВЕТСКИХ, СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

4 0 11 С 8/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOIVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3739206/24-24 (22} 11.05.84 (46) 23.06.85. Бюл . Ф 23 (72} В.П.Сидоренко, Н.И.Хцынский, А.M,Ïðoêîïåíêo и В.А.Тальнова (53) 681.327.6(088,8) (56). Патент США 11 4288528, кл . 365-200, опублик, 1980.

Заявка ФРГ У 3138363, кл. G 11 С 8/00, опублик. 1982. (54)(57) ЭЛЕМЕНТ ПАМЯТИ, содержащий первый нагрузочный транзистор, сток которого соединен с шиной записи, затвор и исток соединены со стоком первого ключевого транзистора, исток которого соединен с шиной нулевого потенциала, затвор — с адресной шиной прямых ., сигналов, второй нагрузочный транзистор, сток которого соединен с шиной питания, затвор и исток подключены к.стоку второго ключевого транзистора, исток которого соединен с шиной нулевого потенциала, третий ключевой транзистор, затвор которого соединен со стоком второго ключевого транзистора, сток третьего ключевого транзистора соединен с адресной шиной прямьщ сигналов, четвертый ключевой транзистор, сток которого соединен с адресной шиной инверсных сигналов, исток — с истоком третьего ключевого транзистора и с выходом эле- мента памяти, о т л и ч а ю щ и йс я тем, что, с целью повышения с быстродействия элемента и уменьшения потребляемой мощности, в него введены третий нагрузочный транзистор, сток и затвор которого соединены с шиной записи, разрядный транзистор, сток которого соединен с истоком третьего нагрузочного транзистора, исток и затвор которого соединены с шиной нулевого потенциала, зарядный транзистор, сток и затвор которого соединены с шиной записи, управляющий транзистор, сток которого соединен с истоком зарядного транзистора, затвор управляющего транзистора соединен со стоком первого ключевого транзистора, запоминающий лавинно-ннжекционный транзистор с ультрафиолетовым стиранием, сток которого соединен с истокбм управляющего транзистора, затворсо стоком разрядного транзистора, исток — с шиной нулевого отенциала, четвертый нагрузочный транзистор, сток и затвор которого соединены с шиной питания, исток—

\ с затвором четвертого ключевого транзистора и стоком запоминающего транзистора, пятый нагруэочный транзистор, сток и затвор которого соеди-. нены с шиной питания, исток с затво-, ром запоминающего транзистора, затsop второго ключевого транзистора

1 соединен с затвором четвертого ключевого транзистора.

1163356

Изобретение относится к автоматике и вычислительной технике и может быть использовано для хранения . адреса дефектного элемента в запоминающих устройствах на основе МДП- 5 структур с резервированием.

Цель изобретения — повышение быс гродействия элемента и уменьшение потребляемой мощности.

На чертеже приведена схема предлагаемого элемента памяти.

Элемент памяти содержит первый 1 и второй 2 нагрузочные транзисторы с встроенным каналом, третий 3, четвертый 4 и пятый 5 нагрузочные тран- 5 эисторы с нулевым порогом, первый 6 и второй 7 ключевые транзисторы с индуцированным каналом, третий 8 и четвертый 9 ключевые транзисторы с нулевым порогом, разрядный тран- 2Î зистор 10 со встроенным каналом, зарядный транзистор 11 с индуцированным каналом, управляющий транзистор 12 с индуцированным каналом, запоминающий лавинно-инжекционный транзистор 13 с ультрафиолетовым стиранием, шина 14 питания, шина

15 записи, адресная шина 16 прямого сигнала, адресная шина 17 инверсного сигнала, шина 18 нулевого потен- зо циала.

Элемент памяти работает в двух режимах: программирования и выбо.— ра резервного элемента.

Режим программирования.

Запоминающий транзистор 13 находится в исходном состоянии, которое соответствует низкому пороговому напряжению. На шину 14 питания подается напряжение Ця„, . Ha шину

15 записи подается от внешнего источника питания напряжение программирования 22 В.,На адресную шину

16 прямого сигнала может подаваться либо истинный, либо ложный сигнал .

Пусть на адресную шину 16 прямого сигнапа постунает истинный сигнал, т,е, потенциал "Лог. 1". Так как на шину 15 записи подается напряжение программирования, то первый ключевой транзистор 6 открывается и на его стоке устанавливается низкий потенциал, который поддерживает управляющий транзистор 12 в закрытом состоянии. На затворе запоминающего транзистора 13 через открытый тре;тий нагрузочный транзистор 3 и разрядный транзистор 10 поддержив ае тся напряжение порядка 20 В, и так как управляющий транзистор 12 закрыт, то на стоке запоминающего транзистора 13 поддерживается напряжение, близкое к 0 пи ., через открытый четвертый нагрузочный тран— зистор 4 и, таким образом, запоминающий транзистор 13 остается в исходном состоянии, т.е. в состояпии низкопорогового напряжения, что соответствует хранению истинного сигнала. При этом пятый нагруэочный транзистор 5 закрыт, так как на его истоке высокий потенциал °

Теперь на адресную шину 16 прямого сигнала поступает ложный сигнал, т.е. потенциал "Лог. 0". Так как на шину 15 записи подается напряжение программирования, то первый ключевой транзистор 6 закрывается и на его стоке устанавливается высокий потенциал, который, поступая на затвор управляющего транзистора )2, открывает его и через открытые зарядный транзистор 11, управляющий транзистор 12 протекает ток записи запоминающего транзистора, так как на затворе запоминающего транзис-. тора 13 по-прежнему через открытый третий нагруэочный транзистор 3 и разрядный транзистор 1О поддерживается напря>кение порядка 20 В и запоминающий транзистор !3 переходит в состояние высокопорогового на пряжения.При этом четвертый 4 и пятый 5 нагрузочные транзисторы закрыты из-эа высокого потенциала на истоке.

Режим выбора резервного элемента.

В этом режиме на шине 15 записи нулевой потенциал, в закрытом состоянии первый 1 и третий 3 нагрузочные транзисторы, зарядный транзистор

11, разрядный транзистор 10. На шину 14 питания подается напряжение питания Пд„ . На затвор запоминающего транзистора 13 через делитель, образованный пятым нагрузочным транзистором 5 и разрядным транзистором

10, подается напряжение, выбранное из условия, что в состоянии низкопорогового напряжения запоминающий транзистор 13 открыт и в состоянии высокопорогового напряжения запоминающий транзистор 13 закрыт.

На адресную um>ry 16 прямого сигнала и адресную шину 17 инверсного

1163356 сигнала поступают прямой и инверсный адресные сигналы соответственно.

Пусть запоминающий транзистор 13 в. состоянии низкопороговогонапряжения, тогда на его стоке низкий потенци- " ал, который закрывает четвертый клю.. чевой транзистор 9 и второй ключевой транзистор 7. Тогда на стоке второго ключевого транзистора 7 ус-. танавливается высокое напряжение, 16 третий ключевой транзистор 8 открывается и передает сигнал адресной шины 16 прямого сигнала на выход элемента памяти.

Теперь запоминающий транзистор t5

13 в состоянии высокопорогового напряжения, тогда на стоке запоминающего транзистора 13 высокий потен-циал, который открывает второй ключевой транзистор 7, при этом закры- gg вается третий ключевой транзистор 8.

Высокий потенциал на стоке запоминающего транзистора 13 открывает четвертый ключевой транзистор 9 и передает сигнал адресной шины инверс-25 ного сигнала 17 на выход элемента памяти. Таким образом, элементом памяти формируется на-выходе сигнал уровня высокого потенциала при совпадении хранящегося адреса дефект-30 ного элемента с адресом, поступающим на адресную шину.

Для передачи высокого напряжения на затвор запоминающего транзистора

13 в режиме программирования л для исключения тока утечки через пятый нагруэочный транзистор 5 на шину

15 записи в режиме выбора резевного элемента третий нагрузочный транзистор 3 выбран с нулевым порогом.

Для исключения токов утечки через третий нагрузочный транзистор 3 на шину 14 питания в режиме программирования и для передачи высокого напряжения питания на затвор запоминающего транзистора 13 в режиме выбора резевного элемента пятый нагрузочный транзистор 5 выбран с нулевым порогом.

Для исключения токов утечки на шину питания 14 в режиме программи †рования со стока запоминающего транзистора 13 и для передачи высокого напряжения питания на затвор четвер— того ключевого транзистора 9 в режиме выбора резервного элемента, когда запоминающий транзистор 13 в состоянии высокопорогового напряжения четв.-=ртый нагрузочный транзистор 4 выбран с нулевым порогом.

Дпя .с-,.рения разряда затвора запоминающего транзистора 13 в режиме программирования после отключения напряжения программирования и в режиме выбора резервного элемента после отключения напряжения питания разрядный транзистор 10 выбран со встроенным каналом.

Преимущества предлагаемого элемента памяти перед известными сос тоит в повышении быстродействия при работе в режиме программирования и уменьшении потребляемой мощности, что достигается введением лавинноинжекционного запоминающего МДПтранзистора с ультрафиолетовым стиранием, требующего время программирования меньшее, чем пережигаемые перемычки, введением зарядного и управляющего транзисторов с индуцированным каналом, обеспечивающих малые токи программирования лавинно-инжекционного запоминающего

МДП-транзистора, введением четвер-. того и пятого нагрузочных транзисторов с нулевым порогом и таким включением, что обеспечивается низ— кое потребление мощности за счет запирания их в режиме программирования, введением и таким включением третьего нагрузочного транзистора, что он запирается в режиме выбора резервного элемента. Применение лавинно-инжекционного МДПтранзистора с ультрафиолетовым стиранием дает возможность программировать все слова одновременно.

1163356

Составитель В.Тельнова

Редактор В.Петраш Техред Т.Маточка Корректор А. Самборская

Заказ 4105/49 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород ул. Проектная, 4

Элемент памяти Элемент памяти Элемент памяти Элемент памяти 

 

Похожие патенты:

Изобретение относится к микроэлектронике и может быть использовано для создания ЭРПЗУ с повышенной информационной плотностью на основе МОНОП-транзисторов, в частности, перепрограммируемых инжекцией горячих носителей заряда

Изобретение относится к вычислительной технике и может быть использовано для создания постоянных (ПЗУ) и репрограммируемых (РПЗУ) запоминающих устройств повышенной информационной емкости на основе МДП-структур

Изобретение относится к полупроводниковому запоминающему устройству и, в частности, к цепи усиления напряжения (употребляемый здесь термин "цепь усиления напряжения" имеет тот же смысл, что и "усилительная схема", "цепь выработки усиленного напряжения", "однокаскадная усилительная схема с компенсационной обратной связью" и т.д.) для усиления подаваемого от системы питающего напряжения до желательного уровня усиления напряжения

Изобретение относится к вычислительной цифровой технике, конкретно к конструкции ячейки памяти с вертикально расположенными друг над другом пересечениями

Изобретение относится к способу регенерации ячеек памяти в динамическом запоминающем устройстве с произвольным доступом и, в частности, к способу, который уменьшает помехи регенерации на напряжении стока динамического запоминающего устройства с произвольным доступом, имеющего КМОП-структуру

Изобретение относится к электронной технике

Изобретение относится к запоминающей ячейке статического ЗУПВ

Изобретение относится к схемному устройству с некоторым числом электронных схемных компонентов, состояние которых может переводится в исходное состояние

 

Наверх