Устройство для имитации неисправностей

 

УСТРОЙСТВО ДЛЯ ИМИТАЦИИ НЕИСПРАВНОСТЕЙ, содержащее два регистра адреса, блок сравнения адреса , первый блок счета тактов, формирователь импульсов, причем группа входов первого регистра адреса является группой адресных входов устройства , группы выходов первого и второго регистров адреса соединены соответственно с первой и второй группами входов блока сравнения адреса, счетный вход первого блока счета тактов соединен с тактовым входом устройства, а выход формирователя импульсов является первым информационным выходом устройства, отли чающееся тем, что, с целью расширения его функциональных возможностей за счет имитации неисправностей типа короткое замыкание , обрыв, в него введены два ре.гистра кода, блок сравнения кодов , счетчик циклов, регистр циклов , блок сравнения циклов, шифратор неисправностей, счетчик адреса , регистр количества адресов, блок сравнения количества адресов, второй блок счета тактов, .элемент ИЛИ, три элемента И, два фор1 рователя сигнала неисправности, причем группа входов первого регистра кода является группой информационных входов устройства, группы выходов первого регистра кода и второго регистра кода соединены соответственно с первой и второй группами входов блока сравнения кодов , выход которого соединен со счетным входом счетчика циклов, группа выходов которого соединена с первой группой входов блока сравнения циклов, вторая группа входов .которого соединена с группой выходов регистра циклов, выход блока сравнения адреса соединен со счетным входом счетчика адреса, груп (Л па выходов которого соединена с первой группой входов блока сравнения количества адресов, вторая группа входов которого соединена с группой выходов регистра количества адресов, выход блока сравнения количества адресов соеданен с информационным входом пер- , О) вого блока счета тактов н с первым 4 информационш 1М входом шифратора не;Ч СП исправностей. Второй информационный вход которого соединен с выходом блока сравнения циклов и с информационным входом второго блока счета тактов , счетный вход которого соединен со счетным входом первого блока сче-, .та тактов, первый, второй, третий информационные выходы шифратора неисправностей соеда1нены соответственно с первыми входами первого, второго , третьего элементов И, выходы первого и второго блоков счета так:тов соединены соответственно с и вторым входом элемента ИЛИ,

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

4(51) G 06 F 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3734692/24-24 (:22 ) 30. 01 . 84 (46) 30.06. 85. Бюл . М 24 (72) С.Б.Белякова (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

В 1037259 кл. G 06 F 11/16, приоритет 19.81, 2. Авторское свидетельство СССР

У 1016787, кл . G 06 1" 11/26, приоритет 1982 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ИМИТАЦИИ

НЕИСПРАВНОСТЕЙ, содержащее два регистра адреса, блок сравнения адреса первый блок счета тактов, формирователь импульсов, причем группа входов первого регистра адреса является группой адресных входов устройства,группы выходов первого и . второго регистров адреса соединены соответственно с первой и второй группами входов блока сравнения адреса, счетный вход первого блока счета тактов соединен с тактовым входом устройства, а выход формиро-! вателя импульсов является первым информационным выходом устройства, отли чающееся тем, что, с целью расширения его функциональных возможностей за счет имитации неисправностей типа короткое замыкание, обрыв, в него введены два регистра кода, блок сравнения кодов, счетчик циклов, регистр циклов, блок сравнения циклов, шифратор неисправностей, счетчик адреса, регистр количества адресов, блок сравнения количества адресов, второй блок счета тактов, элемент

HJIH, три элемента И, два формуро4

„„SU„„1164715 А вателя сигнала неисправности, причем группа входов первого регистра кода является группой информационных входов устройства, группы выходов первого регистра кода и второго регистра кода соединены соответственно с первой и второй группами входов блока сравнения кодов, выход которого соединен со счетным входом счетчика циклов, группа выходов которого соединена с первой группой входов блока сравнения циклов, вторая группа входов ,которого соединена с группой выходов регистра циклов, выход блока сравнения адреса соединен со счетным входом счетчика адреса, группа выходов которого соединена с первой группой входов блока сравнения количества адресов, вторая группа входов которого соединена с группой выходов регистра количества адресов, выход блока сравнения количества адресов соединен с информационным входом пер-. вого блока счета тактов и с первым информационным входом шифратора неисправностей, второй информационный вход которого соединен с выходом блока сравнения циклов и с информационным входом второго блока счета тактов, счетный вход которого соединен со счетным входом первого блока сче-, та тактов, первый, второй, третий информационные выходы шифратора неисправностей соединены соответственно с первыми входами первого, второго, третьего элементов И, выходы первого и второго блоков счета так:тов соединены соответственно с пер.I вым и вторым входом элемента ИЛИ, выход которого соединен с вторыьи входами первого, второго, третьего элементов И, выход первого элемента

И соединен с входом первого формирователя сигнала неисправности, выход которого является вторым инфор мационным выходом устройства, выход!!647!5 второго элемента И соединен с входом второго формирователя сигнала неисI правности, выход которого является третьим информационным входом устройства,.выход третьего элемента И соединен с входом формирователя импульсов.

Изобретение относится к вычислительной технике и может быть использовано при отработке оборудования и программ, выполняющих контроль и диагностирование неисправностей.

Известно устройство для контроля цифровых блоков, содержащее имитатор неисправностей комбинационных схем, предназначенных для имитации в случае релейно-контактных схем неисправностей типа обрыва и короткого замыкания и в случае бесконтактных схем — неисправностей типа О или l на выходе элемента (!) .

Однако упранление внесением неисправностей производится сложной логической схемой, вкпючаемой в состав устройства для контроля цифровых блоков и выполняющей кроме этой друже функции. Кроме того, устройство. предназначено для имитации неисправностей комбинационных схем и не позволяет имитировать неисправности во внешних сигналах цифровых вычислительных машин (ЦВМ).

Наиболее близким к предлагаемому по технической сущности является устройство для имитации неисправностей цифровой вычислительной машины 2, генерирующее одиночные импульсы нулевого потенциапа, содержащее два регистра адреса, выходы ко:торых соединены с блоком сравнения . адреса, выход которого соединен с триггером, переходящим в единичное состояние при сравнении адресов, счетчик и регистр тактов, выходы которых соединены с блоком сравнения тактов выход которого через элемент Й, вторым входом которого является единичный выход триг2 гера, соединяется с формирователем импульсов f2).

Однако момент, ввода неисправностей определяется только единственным адресом команды ЦВМ и тактом выполнения команды, кроме того, устройство может задавать только один тип отказа.

Целью изобретения является рас10 ширение функциональных возможностей устройства эа счет имитации неисправностей типа короткое замыкание и обрыв °

Поставленная цель достигается !

5 тем, что в устройство для имитации неисправностей цифровой вычислительной машины, содержащее два регистра адреса, блок сравнения адреса, первый блок счета тактов, формирователь импульсов, причем группа входов первого регистра адреса является адресной группой входов устройства, группы выходов первого и второго регистров адреса соединены соответственно с первой и второй группами входов блока сравнения адреса, счетный входпервого блока счета тактов соединен с тактовым входом устройства, а выход формирователя импульсов-.. является первым .информационным выходом устройства, введены два регистра кода, блок сравнения кодов, счетчик циклов, регистр циклов, блок сравнения циклов, шифратор неисправностей, счетчик адреса, регистр количества адресов, блок сравнения количества адресов, второй блок счета тактов, элемент

ИЛИ, три элемента И, два формирователя сигналов неисправности, причем группа входов первого регистра

3 1164 кода является группой информационных входов устройства, группы выходов первого регистра кода и второго регистра кода соединены соответственно с первой и второй группами .входов блока сравнения кода, выход которого соединен со счетным входом счетчика циклов, группа выходов которого соединена с первой группой входов блока сравнения цик. — !!! лов, вторая группа входов которого соединена с группой выходов регистра циклов, выход блока сравнения адреса соединен со счетным входом-счетчика адреса, группа выходов которого соединена с первой группой входов блока сравнения количества адресов, вторая группа входов которого соединена с группой выходов регистра количества адре- 2р сов, выход блока сравнения количест.ва адресов соединен с информационным входом первого блока счета тактов и с первым информационным входом шифратора неисправностей, второй информа- 2 ционный вход которого соединен с выходом блока сравнения циклов и с ин- формационным входом второго блока счета тактов, счетный вход. которого соединен со счетным входом первого ЗО блока счета тактов, первый, второй, третий информационные выходы шифра тора неисправностей соединены соот- ветственно с первымл входами первого, второго, третьего элементов И, выхо35 ды первого и второго блоков счета тактов соединены соответственно с первым и вторым входом элемента ИЛИ, выход которого соединен с вторыми входами первого, второго, третьего элементов И, выход первого элемента

И соединен с входом первого формирователя сигнала неисправности, выход которого является вторым информационным выходом устройства, выход второго элемента И соединен с входом второго формирователя сигнала неисправности, выход которого является третьим информационным входом устройства, выход третьего элемента

И соединен с входом формирователя импульсов.

На фиг. изображена структурная схема предлагаемого устройства; на фиг. 2 — структурная схема шифратора неисправности.

Устройство содержит первый и вто- рой регистры адреса 1 и 2, соединен-.

715 4 ные с. блоком сравнения адреса 3, счетчик адреса 4, регистр количества адресов 5, соединенные с блоком сравнения количества адресов б, первый и второй регистры кода 7 и 8, соединенные с блоком сравнения кода 9, счетчик циклов 10, регистр циклов 11, соединенные с блоком сравнения циклов 12, шифратор неисправностей 13, первый и второй блоки счета тактов

14 и 15, соединенные через элемент

ИЛИ 16 с тремя элементами И 17, 18, и 19, соединенныьи с первым и вторым формирователем сигналов неисправности 20 и 21, и формирователем импульсов 22, блок счета тактов 14 содержит триггер, счетчик тактов и регистр тактов, соединенные через блок сравнения тактов с элементом И.

Счетные входы блока счета тактов

14 и 15 соединены с тактовым входом устройства, Информационный вход первого блока счета тактов 14 .соединен с выходом блока сравнения. количества адресов и с первым информационным входом шифратора неисправностей 13, информационный вход второго блока счета тактов 15 соединен с вторым информационным входом шифратора неисправностей 13.

Выходы блоков счета тактов 14 и

15 соединены с первым и вторым входом элемента ИЛИ 16 соответственно, Устройство работает следующим образом.

При подготовке устройства к работе группа адресных входов первого регистра 1 адреса подключается к цепям передачи адреса команд, группа информационных входов первого регистра 7 кода подключается к цепям передачи кодовых слов. Тактовый вход устройства соединен со счетными входами блоков счета тактов 14 и 15 и подключается к генератору тактовой частоты.

Выходы. устройства подключаются

Ф к выбранной точке схемы ЦВМ, либо к внешним связям ЦВМ, в которых необходимо имитировать неисправность.

В исходном состоянии первый регистр 1 адреса, счетчик 4 адреса, первый регистр 7 кода, счетчик

10 циклов, триггер и счетчик в первом и втором блоках счета тактов

14; второй регистр 2 адреса, регистр 5 количества адре5 ll сов, второй регистр 8 кода, регистр

I1 циклов, шифратор неисправностей

13, регистры в двух блоках счета тактов 14 и 15 находятся в произвольном состо.янин.

Для внесения определенной неисправности в нужном такте и цикле выполнения команды или передачи заданного кода устанавливаются начальные условия: но втором регистре

2 адреса — адрес команды, в регистре 5 количества адресов — кодовое слово, н регистре II циклов — количество повторений кодового слова, s шифраторе неисправности 3 — тип неисправностей при выполнении укаэанных выше условий, в регистрах тактов каждого блока счета тактов

14 и 15 — количество тактов. Начальные условия задаются тумблерами вручную перед началом работы, При выполнении программы в определенный момент времени в первый регистр 1 адреса записывается адрес, равный ацресу, записанному во второй регистр 2 адреса, на выходе блока 3 сравнения адреса появляется сигнал сравнения, который поступа-. ет на счетчик 4 адреса. Счетчик 4 адреса начинает считать адреса команд ЦВМ, В случае равенства количества адресон в счетчике. 4 адреса и в регистре 5 количества адресов схема сравнения 6 выдает сигналы н шифратор неисправностей 13 и в первый блок счета тактов 14, В то же время при передаче кодовых слов по внешним связям ЦВМ н определенный момент времени (может„ быть одновременно с выходом на заданный адрес)кодовое слово в первом регистре 7 кода становится равным кодовому слову во втором регистре 8, тогда блок сравнения кода 9 выдает сигнал сравнения, который поступает на счетчик IO циклов. Счетчик 10 циклон начинает считать циклы передачи,заданного кода. В случае равен.ства количества циклов н счетчике 10 циклов и в регистре,ll циклов схема сравнения 12 выдает сигнал в шифратор неисправности 3 и во второй блок счета тактов 15.

Под действием сигналон с блока сравнения количества адресов 6 и с блока сравнения циклов 12, поступающих на информационные входы первого и вторorо блоков счета тактов

14 и 15 формируется сигнал íà ныхо- i де блоков счета тактов 14 и 15, который поступает на элемент ИЛИ 16

B случае поступления сигнала с любо

5 го или с обоих блоков счета тактов

14 и !5 элемент ИЛИ !6 выдает сигнал на элементы И 7, 18 и 19. При поступлении сигнала с шифратора неисправности 13 и элемента ИЛИ 16 на элемент И 17 срабатывает первый формирователь сигнала неисправностей

20, имитирующий обрыв цепи, при поступлении сигналов на.элемент H 18 . срабатывает второй формирователь сигнала неисправности 21, имитирующий короткое замыкание, при поступлении сигналов на эг.,емент И 19, запускается формирователь импульсов

22, имитирующий одиночный импульс

16 нулевого потенциала, воздействующий на выбранную точку схемы, что воспринимается как неисправность н данной точке (положительный сигнал заменя-, ется нулевым).

tS, После этого устройство принодится в исходное состояние (цепи установки на чертеже не показаны), и подготавливается к очередному заданию неисправности.

Предлагается использование блоков сравнения типа поразрядных сумматоров по модулю два сигнапон со счетчика и регистра (нли двух регистров), причем выхоцы сумматора объединены элементом И, использование нормально разомкнутых электронных коммутаторов для имитации обрыва, когда выходное сопротивление формирователя 20 становится бесконечно большим, и нормально замкнутых — для имитации короткого замыкания соответственно. Шифратор неисправностей 13 представляет собой шесть переключаемых заранее комму45 таторов, соединяющих выход блока сравнения циклон 12, либо выход блока сравнения количества адресов

6 с одной или несколькими схемами

И 17, !8 и 19).

В качестве примера может быть

5Ф рассмотрена реализация схем шифратора неисправностей, которая представлена на фиг. 2. йтфратор неисправностей может представлять собой набор из шести тумблеров 23-28 и трех элементов

ИЛИ 29, 30 и 31. Посредством тумблерон 23-28 перед началом работы выходы блока сравнения количества адресов 6 и выходы блока сравнения циклов 12 подключаются через элементы ИЛИ 29, 30, и 31 и элементы

И 17, 18 и 19 к входам первого 20

° и второго 21 коммутаторов и к формирователю импульсов 22. Таким образом, имеется возможность задания трех типов неисправностей по совпадению адреса или этих же неисправнестей по совпадению кода цикла.

Например, включив предварительно тумблеры 25, 26 и 28, по совпадению адресов в блоке сравнения количества адресов 6 имитируются 2 типа неисправностей — обрыв цепи (первым коммутатором 20) и короткое замыкание вторым коммутатором

21). Короткое замыкание, кроме того, имитируется по совпадению кодов цикла в блоке сравнения циклов 12. По совпадению кодов цикла в блоке сравнения циклов 12 также!

Введение в устройство для имитации неисправностей счетчика адреса 4, регистра количества адресов 5, . блока сравнения 6, регистров кода

7 и 8, блока сравнения кодов 9, счетчика 10 и регистра !1 цикпов, блока сравнения циклов 12, шифратора неисправностей. 13, коммутаторов 20 и 21 обеспечивает сокращение времени комплексной отладки программ эа счет повышенной точности момента внесения неисправностей различного типа в ЦВМ и ее внешние связи, что позволяет точно оценить поведение ЦВМ и связанных с ней устройств при наличии конкретных неисправностей, и следовательно, повысить качество и сократить сроки отработки оборудования и программ.

1164715 8 имитируется импульсная помеха формирователем импульсов 22.!! 647!5

С5лока 5граЬения

МОяучебп60 ОддВя0

Облака /2 грабнеНа ьламенти17 назлементк1В Назпеменп и1Э

Фи,2

Заказ 4188/46 Тирж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий!

)3035, Москва, Ж-35, Раушская наб., д. 4/5. 4идиал ППП ".Патент", r. Ужгород, ул. Проектная, 4

Сост авител ь А. Сиротская

Редактор Л.Авраменко Техред М.Пароцай. Корректор Сд!екм р