Делитель частоты следования импульсов с переменным коэффициентом деления

 

1. ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ, содержащий генератор импульсов, выходную шину, первый блок управления, выход которого соединен с входом первого блока памяти, выход которого соединен с первым врсодом первого сумматора, второй вход которого соединен с выходом второго блока памяти, выход - с первым входом второго сумматора, выход которого . соединен с информационным входом второго блока памяти, второй вход - с первым выходом преобразователя кодов, первый вход которого соединен с первым выходом первого блока сравнения кодов, второй вход - с первым входом второго блока сравнения кодов и с выходом третьего блока памяти, вход которого соединен с выходом второго блока управления, второй вход второго блока сравнения кодов соединен с выходом счетчика импульсов, вход установки которогосоединен с входом ус-, тановки второго блока памяти и с выходом второго блока сравнения кодов , отличающийся тем, что, с целью повышения точности, в ,-него введены буферный регистр, блок сумматоров, третий сумматор и управляемый фазовращатель, первый вход которого соединен с выходом генератора импульсов,, второй вход - с входом буферного регистра, первый выход - с выходной шиной, второй выход - со счетным входом счетчика импульсов, с входами управления второго блока памяти и буферного регистра, инфор-. мационный вход которого соединен с вторым выходом первого блока сравнег ния кодов, первый вход которого сое (Л динен с выходом третьего сумматора, первый вход которого соединен с втос рым выходом преобразователя кодов, второй вход - с выходом первого сума матора, первый вход которого соедис нен с входом блока сумматоров, выход которого соединен с вторым входом . первого блока сравнения кодов. 2. Делитель по п.1, отличаю щ и и с я тем, что управляеО ) мый фазовращатель содержит сдвиговый регистр из п D-триггеров, элемент И, группу из п элементов И, элемент ИЛИ и делитель 4acTotM, счетный вход которого соединен с входами управления каждого из п D-триггеров , с первыми входами элементов И группы из п элементов И, с первым входом элемента И и с первым входом .управляемого фазовращателя, второй вход которого имеет п входных шин, каждая из которых соединена с вторым входом соответствующего элемента И группы из п элементов И, третий вход каждого из которых соединен с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51)4 H 03 К 23/66

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3651904/24-21 (22) 05.08.83 (46) .30.07.85, Бюл, Р 28 (72) А.С. Карпицкий (?1) Смоленское специальное конструкторско-технологическое бюро систем программного управления (53) 621.374.4(088.8) (56) Авторское свидетельство СССР

N - 540382, кл. Н 03 К 23/68, 04.01.76, Авторское свидетельство СССР

У 972668, кл. Н 03 К 23/66, 10.04.81 (прототип)., (54) (57) 1. ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ. ИИПУЛЬСОВ С ПЕРЕИЕННЫИ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ, содержащий генератор импульсов, выходную шину, первый блок управления, выход которого соединен с входом первого блока памяти, выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом второго блока памяти, выход — с первым входом второго сумматора, выход которого . соединен с информационным входом второго блока памяти, второй вход — с первым выходом преобразователя кодов, первый вход которого соединен с первым выходом первого блока сравнения кодов, второй вход — с первым входом второго блока сравнения кодов и с выходом третьего блока памяти, вход которого соединен с выходом второго блока управления, второй вход второго блока сравнения кодов соединен с выходом счетчика импульсов, вход установки которого соединен с входом ус-. тановки второго блока памяти и с выходом второго блока сравнения ко„„Я0„„1170611 A дов, отличающийся тем, что, с целью повышения точности, в,. него введены буферный регистр, блок сумматоров, третий сумматор и управляемый фаэсвращатель, первый вход которого соединен с выходом генератора импульсов,, второй вход — с входом бу. ферного регистра, первый выход — с выходной шиной, второй выход — со счетным входом счетчика импульсов, с входами управления второго блока памяти и буферного регистра, инфор-. мационный вход которого соединен с вторым выходом первого блока сравнения кодов, первый вход которого соединен с выходом третьего сумматора, первый вход которого соединен с вторым выходом преобразователя кодов, второй вход — с выходом первого сумматора, первый вход которого соединен с входом блока сумматоров,.выход которого соединен с вторым входом . первого блока сравнения кодов.

2. Делитель по п.1, о т л и— ч а ю шийся тем, что управляемый фазовращатель содержит сдвиговый регистр из и D-триггеров, элемент И, группу из п элементов И, элемент ИЛИ и делитель частоТы, счет» ный вход которого соединен с входами управления каждого из n D-триггеров, с первыми входами элементов И группы из и элементов И, с первым входом элемента И и с первым входом управляемого фазовращателя, второй вход которого имеет и входных шин, каждая из которых соединена с вторым входом соответствующего элемента И группы из п элементов И, третий вход каждого из которых соединен с

1170611

35! информационным входом соответствующего D-триггера, выход — с соответст вующим входом элемента ИЛИ, четвертый вход — с инверсным выходом соответствующего D-триггера, причем информационный вход каждого последующего D-триггера кроме первого соединен с прямым выходом предыдущего, Изобретение относится к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники, а также в синтезаторах частоты. 5

Цель — повышение точности работы устройства.

На фиг. 1 приведена электричес- кая структурная схема устройства; на фиг. 2 — временные диаграммы, 10 поясняющие его работу: на фиг. 3— . электрическая структурная схема управляемого фазовращателя; на фиг. 4 — пример реализации первого блока сравнения кодов. 15

Делитель частоты следования импульсов с переменным коэффициентом деления содержит генератор импульсов 1, счетчик 2 импульсов, блок 3 сумматороз, первый и второй 4 и 5 . 20 блоки памяти, первый и второй 6 и 7 блоки сравнения кодов, первый и второй 8 и 9 блоки управления, первый сумматор 10, третий блок 11 памяти, второй сумматор 12, преобразо- 25 ватель 13 кодов, состоящий из комбинационного преобразователя 14 прямого кода в дополнительный и группы l5 элементов И, управляемый фазовращатель 16, буферный регистр 17, третий сумматор 18, выходную шину 19

Выход первого блока 8 управления соединен с входом первого блока 4 памяти, выход которого соединен с первым входом первого сумматора 10, второй вход которого соединен с выходом второго блока 5 памяти, выход— с первым входом второго сумматора 12 выход которого соединен с информационным входом второго блока 5 памяти, второй вход — с первым выходом преа информационный вход первого D-триг гера соединен с выходом делителя частоты и с вторым входом элемента И» трстий вход которого соединен с инверсным выходом первого из п D-триггеров, выход — с первым выходом управляемого фазовращателя,второйвыход которого соединенс выходом элемента ИЛИ образователя 13 кодов, первый вход которого соединен с первым выходом первого блока 6 сравнения кодов, второй вход — с первым входом второго блока 7 сравнения кодов и с выходом третьего блока 11 памяти, вход которого соединен с выходом второго блока 9 управления, второй вход второго блока 7 сравнения кодов соединен с выходом счетчика 2 импульсов, вход установки которого соединен с входом установки второго блока 5 памяти и с выходом второго блока 7 сравнения кодов, управляемый фазовращатель 16, первый вход которого соединен с выходом генератора 1 импульсов, второй вход — с выходом буферного регистра 17, первый выход— с выходной шиной 19, второй выход— со счетным входом счетчика 2 импульсов, с входами управления второго блока 5 памяти и буферного регистра 17, информационный вход которого соединен с вторым выходом первого блока 6 сравнения кодов, первый вход которого соединен с выходом третьего сумматора 18, первый вход которого соединен с вторым выходом преобразователя 13 кодов, второй вход с выходом первого сумматора 10, первый вход которого соединен с входом блока 3 сумматоров, выход которого соединен с вторым входом первого блока 6 сравнения кодов.

На фиг. 2 обозначены: исходная импульсная последовательность 20 (на выходе генератора 1 импульсов), импульсные последовательности 21-24 внутри управляемого фазовращателя 16 (на примере деления исходной частоты на 9/5), выходная импульсная. по3 1170611 4. следовательность 25-1 устройства код числа а. Суммирование проиэводит, (на выходной шине 19), выходная им- ся каждым импульсом 21 последовательпульсная последовательность 25-2 ности, поступающим на вход управлеидеального устройства (приведена ния блока 5, при этом в нем фиксирудля сравнения с последовательно- ется.в сумматоре 10 с числом b, стью 25-1) . На выходе сумматора 10 устанавлиУправляемый фазовращатель 16 со- . вается текущее значение определяемой держит (фиг. 3) сдвиговый регистр 26 суммы. Сумматор 18 осуществляет вьг из п 0-триггеров 27-1, 27-.2 — 27-п читание иэ текущего значения суммы элемент И 28, группу 29 из и эле- 1О на выходе сумматора 10 числа а, до-. ментов И 30-1, 30-2 — 30-п, эле- полнительный код которого постоянно мент ИЛИ 31 и делитель 32 частоты, вырабатывается на втором выходе пресчетный вход которого соединен с вхо- образователя 13. Текущее значение дами управления каждого из n D-триг- разности gi с выхода сумматора 18 геров 27-1, 27-2 — 27-п, с первыми 15 поступает на первый вход блока 6, входами элементов И 30-1, 30-2— на второй вход которого поступает ря Д

30-и группы 29 из и элементов И, Ъ Ь Ъ Ъ чисел —, 2 —, 3 — ... (n-1 с первым входом элемента И 28 и с n n n n первым входом управляемого фазовра- Блок б производит одновременное срав. щателя 16, второй вход которого име- .2О нение текущего значения разности di ет. и входных шин 33-1, 33-2 - 33-п, на своем первом входе с рядом чисел, кажцая из которых соединена с вто- поступающем на его второй вход и с рым входом соответствующего элемента числом ноль. Если текущее .значение .

И 30-1, 30-2 — 30-и группы 29 иэ и разности di на первом входе отрицаэлементов И, третии вход каждого из

25 тельное (меньше нуля), то на втокоторых соединен с информационным ром выходе блока б устанавливается входом соответствующего D-триггера, код двоичного числа 0 ° а на пеРвом выход — с соответствующим входом выходе сигнал нулевого уровня. Если элемента ИЛИ 31, четвертый вход — с текУщее значение Ь | больше или Равно инверсным выходом соответствующего 30 нулю, то код на втором выходе блоD-триггера, причем информационный .ка 6 полностью определен величиной вход каждого последующего Р-триггера этой Разности, а на пеРвом выхоДе

27-2 27-п кроме первого 27-1 соеди- блока 6 пРи этом Установлен сигнал нен с прямым выходом предыдущего единичного уровня.

b а информационный вход первого D-триг-35 Например, если 06Ь1Ь вЂ” то на гера 27-1 соединен с выходом делите- в о ом вы„о е ля 32 частоты втором выходе установлен код 10...00. частоты и с вторым входом элемента И 28, третий вход которого сое- если — <Д i< 2 в, то код 010...00 динен с инверсным выходом первого иэ и т и D-три и т.д. Последнее условие сравнения триггеров 27-1, выход — с первым 40 выходом управляемого фазовращателя 16 (n-1) — d ic b, а соответствУющий второй выход которого соединен с выходом элемента ИЛИ 31. выхо ной ко д " д 00 ... 01. Текущее значение Ь д при работе устройства не

Делитель частоты следования им- может превышать Ь, так как при каж-. пульсов с переменным коэффициентом дом сложении происходит увеличение деления Работает следующим образом. д на величину Ь. Если посЛе прихода

При помощи блоксв 8 и 9 в блоках

4 11,- " пульса последоват ьности 2 и зафиксирова ibI числа Ъ и а со- на вход управления блока 5 текущее ответственно (К = — ), Функциональная значение g i превысит 0 то это фиэицепочка, состоящая из сумматоров 10 и 12 и блока 5 осуществляет оже- последовательности 22 опеРежает во ни типа Ъ+Ъ=2Ъ, Ъ+2Ъ и т.д, В момент времени расчетный момент появления выходного импульса делителя частоты заикой суммы сравняется или превысит 55 „ в е я час о а и нее вычи ает ис Ъ так как в этот момент на второй вход нием каждого импульса последовательсумматора 12 поступает дополнительный ности 21 значение g i увеличивается

1170611 на величину Ь. Значение 4i удовлетворяет неравенству

Ь .. Ь вЂ” < pi<(j+1)— п и где j =О, 1, ... (п-1), и.

Преобразуем неравенство, умножив

Т вх и получим п

° Твх М Тв

3, - Ь 3

Последнее выражение показывает, что в общем случае с точностью до

Tвх в качестве импульса выходной

20 последовательности устройства может быть использован импульс опережаю° Твх щий на время j (+1)-ый импульс п последовательности 21. Нетрудно заметить, что импульс, опережающий (i+1) -ый импульс последовательности

21 на время

° 8X отстает от i-ro п импульса этой же госледовательности .Т„ на время Т „— j

Из изложенного вытекает основной принцип формирования выходной импульсной последовательности. Если в результате сравнения разности hi

b с рядом чисел j — выясняется, что и

Ь .. b

j — «с Ь ic(j+1) —, то на выход устп п ройства пропускается один импульс из 40 импульсной последовательности, от1 стающей на время Т (1 -= ) от импульсВх п ной последовательности 21, т.е ° необходимо иметь п импульсных последо- 45 вательностей частоты f „, сдвинутых

Твх друг относительно друга на время — = п

Х п

Рассмотрим более подробно работу блока 6, На первый вход блока 6 поступает (фиг. 4) текущее значение кода разности gi старший разряд которого яв- 55 ляется знаковым, т.е. имеет уровень логической единицы, если Ь i<0, и

Э уровень "О", если O=n).. Этот сигнал старшего разряда инвертируется логическим элементом типа НЕ (инвертором)

34-1 и с его выхода поступает на первый выход блока 6 и на первые входы элементов И 35-1, 35-2 — 35-п.

Таким образом, при О а 0 элементы закрыты нулевым сигналом с инвертора

34-1 и на втором выходе блока 6 установлен нулевой код. При О. Ь1 на выходе инвертора 34-1 установлен сигнал

" 1" и он не влияет на выходные сигналы элементов, а следовательно, и на выходной код на второй выходе блока 6, Остальные разряды кода числа поступают на вторые входы элемен— тов 36-1, 36-2 — 36-(n-2), 36-(n-1) сравнения кодов ° На второй вход элеЬ мента 36- 1 поступает код числа—

1 и

Если О ic. —, то на его выходе п

11 1I

Ь сигнал уровня О а если — О то

Ъ

11 на его выходе — сигнал "1". На второй вход элемента 36-2 поступает код

Ь Ъ числа 2 — . Если 0 hi < 2 — „ то на п и

его выходе установлен сигнал уровня аю тт

Ь

О а если 2 — 4 g i то на его выхоУ п де — сигнал "1". Остальные элементы сравнения кодов работают аналогично, Ь например, если О 1Й < (и-1) —, то на выходе элемента 36-(n-1) сигнал "О", Ь а если (n-1) — сЬ i, то на его выходе — сигнал "1". Таким образом, если

О pi< — то на выходах элементов п

36-1, 36-2, ..., 36- (n-2), 36-(п-1) установлены сигналы уровня 0, закрывающие элементы 35-2, ..., 35-п.

При этом на выходе инвертора 34-2 сигнал "1", а поэтому на выходе элемента 35-1 блока тоже сигнал "1", т.е. на первом выходе блока 6 установлен код 100 ... О. Если

Ь . Ь вЂ” 1.с 2 —, то на выходе элемента и п

36- 1 сигнал " 1", а на выходах элементов 36-2 - 36-(n-2), 36-(n-1) сигналы "О", которые закрывают. элементы 35-3 — 35-и. Элемент 35-1 закрыт выходным сигналом с инвертора

34-2, а на выходе элемента 35-2 установлен сигнал "1", т.е. на первом выходе блока 6 установлен код

1170611 8

019 ... О. Нет но н

Ь . Ь

° руд уста овитьу что водит к тому что погреш

Ф о решность предесли 2 — Ь ic 3 —, то сигнал уровня лагаемаго делителя частоты изменяети п

11 tI

+ TTaÕ

1 присутствует на выходе элемента ся в пределах — -, т.е. возможно

35-3, а остальные элементы 35-1- . 5 как опережение

-(и- ), 35-(п-1) 35-и

-(— ), -(— ), 5-и име- Рассмотрим работу управляемого

IO BbKKO BOÉ t-H ал д ой игцал 0, т.е. выход- фазовращателя 16. ной код 0010 ... О. При всех значе- Управляющий фазовращатель 16 ниях 0=hi на выходе одного из эле- (фиг. 3) предназначен для получения ментов 35-1 — 35-и соответств еующе- из импульсной последовательности интерв у значений 1 — cubic (j+1) Ь пЕЗх генеРатоРа 1 п импУльсных

b последовательностей исходной частоты

- устанавливается сигнал " 1" а на выЭ сдвинутых друг относительно ходах остальных элементов сигнал "0"

Блок 3 сумматоров предназначен 15 дР РемЯ и для формирования из числа Ь ряда чи- формиров ни ва ия выходной импульсной л . b, где )=0 1 — (и-1) Деление послеДовательности ДелителЯ частои ты на своем первом выходе, синхрона число n=2, если Р=1 2 3

У у Э Э ° Э низации работы счетчика 2, блока 5, представляет собой операцию состоя- 20 регистра 17

Э Ф ра и устройства в целом имщую из из Р логических сдвигов в сто- пульсами основн основнои последовательносрону младшего разряда. Подобное де- ти (для n=4 для и= последовательности ление может осуществляться только 21-24) . за счет монтажных соединений, на- На выходе а выходе делителя 32 вырабатыва" пример деление на два, только за счет 25 ется импу ется импульсная последовательность передачи числа в следующий блок беэ оты f yg с длительностью импуль начинает исполнять следующий по стар- са — "- H.

Т а выходах триггеров шинству разряд и т.д., поэтому целесообразно, чтобы число и быпо дво- 30 27-1 — 27-и выРабатываетсЯ и-имичн . При п=2 требуется только чис- пУльсных последовательностей часЬ тоты, сдвинутых во времени на время ло —, которое получается одинарным Тв» вх Относительно соседчих при длисдвигом и при этом сумматоры не нужтельности импульса - "- . На выходе ны. При п=4,числа 2 — = — и — полу- З5

4 2 4

2 элемента 28 постоянно вырабатываетчаются в результате одинарного и ся импульсн пульсная последовательность двойного логического сдвига, а число частоты f ( основная последова3 Ь за счет с рования одн с а тельность 21) .с длительностью им4

b b

40 Твх тором чисел — и — .

2 4 пульса лп

Для п=8 число сумматоров воэрас- На выходе каждого иэ элементов

- тает до четырех, так как они требуют- 30-1, 30-2 — 30-п вырабатываются ся „я по учен, 3 — = = + - ПУльсы ПУльсных по "едоват ьb b b Ь b Ь ностей, сдвинутых на время чисел S «S 74 в . 45

Т

882 842, и

Ь Ъ Ъ только при наличии сигнала "1" на — — Следует отметить, управляющем входе этого элемента. что в результате одинарного логичесУправляются указанные ког сдвига в сторону младшего разря да четного чисЛа Ь точно получается регист 17 к

b Ъ-1 вательности 21 переписывается выхода нечетного числа - . днало "îé код блока 6. Буферный регистр 17 делает работу фазовращателя 16 и гично в результате двойного сдвига 55 устройства в целом независимой от может получиться не только число . ло быстродействия вычислительной части

Ъ Ь-1 Ь-2 Ъ-3 — но и

4 4 4 4

Это при Ус ройс ва. Правильное функц онирвание устройства возможно, если вре

1170611

10 мя вычисления не превышает Т,, а запаздывание в работе цепочки из регистра 17 и фазовращателя 16 не

Tsx превышает, так как фазовращатель 16 должет быть готов пропустить на выход устройства импульс, отстаюТвх щий во времени на время от имQ пульса последовательности 22. Быстро. действие вычислительной части в основном определяется быстродействием трех последовательно соединенных сумматоров 12, 10 и 18.

Выстродействие такой цепочки обыч но в 6- 10 раз ниже, чем быстродействие цепочки, состоящей из регистра и элемента И, в пределах одной элементной базы.

Из изложенного видно, что увеличение п (числа импульсных последовательностей) не приводит к ужесточению требований к быстродействию вычислительной части устройства, а только приводит к ужесточению требований к быстродействию фазовращателя 16 и регистра 17, что осуществить значительно проще.

Рассмотрим работу предлагаемого устройства для случая, когда коэф9 фициент деления К г= —, число импульсных последовательностей (n) периода Т равно 4. В исходном сосвх таянии число 5 зафиксировано,в блоке 4, число 9 — в блоке 5. В регистре 17 зафиксирован код 0000, при котором запрещается прохождение импульсов на выход устройства с первого выхода управляемого фазовращателя 16. На его втором выходе постоянна вырабатываются импульсы IIo следовательности 21. На выходе группы 15 элементов И преобразователя 13 установлен нулевой код. В счетчик 2 записан код числа 1. В блоке 5 зафик сирован код числа 5 поэтому на выходе сумматора 10 установлен код числа 5+5=10, так как на первый вход его поступает код числа 5 с выхода блока 4. В свою очередь на выходе сумматора 18 установлен код числа

10-9= 1, так как на первый вход сумматора 18 поступает дополнительный код числа а=9 с второго выхода преобразователя 13. На второй вход блоI

b-1 ка 6 поступает ряд чисел — = 1

Ь-1 Ъ-1

4 4

2= 2 3 = 3 с выхода блока 3, а на первый вход поступает число 1 ° В результате сравнения

Ь вЂ” 1 Ь-1

4 2

6 1< — — на втором выходе блока 6 появится код 0100, а на первом выходе сигнал "1". Под действием этого сигнала открывается группа 15 элементов И преобразователя 13, в результате на второй вход сумматора

12 начинает поступать дополнитсльный код числа 9, на первый вход поступает прямой код числа 10 с выхода сумматора 10. На выходе сумматора 12 устанавливается код числа 10-9= ;.

Такое состояние блоков устройства будет до прихода первого импульса пачки из девяти импульсов последовательности 21.

По приходу первого импульса последовательности 21 на входы управления блока 5 и регистра 17 в них зафиксируются код числа 1 и код 0100 соответственно. Код числа 1, поступая на вход сумматора 10, сумми;;-л nÿ кодом числа пять, поступающим на другой вход сумматора 10 с выхода блока 11. На выходе сумматора устанавливается код числа 1+5=6, à »а выходе сумматора 18 — код числа 6-9=. -3.

Так как -3i0, то на втором выходе бло." ка 6 вырабатывается код 0000, а на первом выходе — сигнал нулевого уровня, закрывающий группу 15 и устанавливающий на ее выходе нулевой код.

В результате на выходе сумматора 12 устанавливается код числа 6 (как и на выходе сумматора 10) ° В счетчике 2 фиксируется код числа 2. Код 0100, поступающий на вход управления фазовращателя 16, предписывает ему пропустить" на выход устройства импульсную последовательность 24. За время между первым и вторым импульсами последовательности .21 на выход устройства пропускается один импульс последовательности 24 (фиг. 2, импульсную последовательность 25). По приходу второго импульса последовательности 21 на входы управления блока 5 и .регистра 17 в них зафиксируются код числа 6 и код 0000 соответственно.

Код числа 6, поступая на вход сумматора 10, суммируется с кодом числа 5 и на выходе сумматора 10 устанавливается код числа 11. B результате, на выходе сумматора 18 устанавливает1170611

12 ся код числа 11-9=-2. Блок 6 произЬ-1 Ь-1 водит сравнение 2 <2< 3 и

4 4 вырабатывает на своем втором выходе соответствующий код 0010, а на первом выходе — сигнал "1". Под действием этого сигнала открывается группа 15 элементов И, следовательно, на второй вход сумматора 12 поступает дополнительный код числа 9, на первый вход — прямой код числа 1.1 и на выходе устанавливается код числа 11-9=-2. Так как в регистре 17 зафиксирован код 0000, то на время между окончанием второго импульса и окончанием третьего импульса последовательности 21 фазовращатель закрыт для прохождения импульсов на выход устройства. В счетчике 2 фиксируется код числа 3. По приходу третьего импульса последовательности

21 на входы управления блока 5 и регистра 17 в них фиксируется код числа 2 и код 0010 соответственно.

Код числа 2, суммируясь в сумматоре 10 с кодом числа 5, устанавливает на его выходе код числа 2+5=7, а на выходе сумматора 18 — код числа

7-9=-2, Так как -2> О, то на втором выходе блока 6 устанавливается код

0000, а на первом выходе — сигнал нулевого уровня, вновь устанавливающий на выходе группы 15 нулевой код.

На выходе сумматора 12 поэтому устанавливается код числа 7 (как и на выходе сумматора 10). В счетчике 2 фиксируется код числа четыре. Код

0010, поступающий на вход управления фазовращателя 16, предписывает ему пропускать на выход устройства импульсную последовательность 23.

За время между третьим и четвертым импульсами последовательности 21 на выход устройства пропускается один импульс последовательности 23.

По приходу четвертого импульса последовательности 21 в блоке 5 и регистре 17 фиксируется код числа 7 и код 0000 соответственно. Код числа 7, суммируясь в сумматоре 10 с кодом числа 5, устанавливает на его выходе код числа 7+5=12, а на выходе сумматора. 18 — код числа 12-9=3.

Ь-1

Блок 6 сравнивает коды 34 3 и

4 вырабатывает на своем втором выходе соответствующий код 0001, на первом выходе — сигнал уровня "1". Под

55 прещает прохождение импульсов на выход устройства до момента окончания седьмого импульса последовательности 21, В счетчике 2 фиксируется код числа 7. По приходу. седьмого импульса последовательности 21 в блоке 5 и регистре 17 фиксируются код числа 4 и код 0001 соответственно.

Код числа 4, суммируясь в сумматоре 10 с кодом числа 5, устанавливает и на его выходе код числа 4+5=9» а на выходе сумматора 18 — код числа действием этого сигнала открывается группа 15 и на выходе сумматора 12 устанавливается код числа 12-9=3.

Код 0000 на выходе регистра 17 за"

5 прещает прохождение импульсов на выход устройства. В счетчике 2 уста- навливается код числа 5. По приходу пятого импульса последовательности

21 в блоке 5 и регистре 17 фиксиру1О ется код числа 3 и код 0001 соответственно ° Код числа 3, суммируясь в сумматоре 10 с кодом числа 5, устанавливает на его выходе код числа

3+5=8, а на выходе сумматора — 18

15 код числа 8-9=-1. Так как -1<0, то на втором выходе блока 6 устанавливается код 0000, а на первом выходе — сигнал нулевого уровня, устанавливающий на выходе группы 15

20 нулевой код. На выходе сумматора 12 устанавливается код числа 8. Код

0001 на выходе регистра 17 предписывает фаэовращателю 16 пропустить на его выход импульсную последовательность 22. За время между пятым и шестым импульсами последовательности 21 на выход устройства пропускается один импульс последовательности 22. В счетчике 2 фиксируется код

30 числа 6. ITo приходу шестого импульса последовательности 21 в блоке 5 и регистре 17 фиксируется код числа 8 и код 0000 соответственно. Код числа 8, суммируясь в сумматоре 10 с кодом. числа 5, устанавливает на его . выходе код числа 8+5= 13, а на выходе сумматора 18 — код числа 13-9=4. Блок

Ь-1

6 сравнивает коды —. Зб4 и выраба4

40 тывает на своем втором выходе соответствующий код 000 1, а на первом выходе — сигнал уровня "1". Под действием этого сигнала открывается группа 15 и на выходе сумматора 12

45 устанавливается код числа 13-9=4.

Код 0000 на выходе регистра 17 за1170611

9 — 9 = 0. Блок 6 сравнивает коды . b-1

0 0 (4 и вырабатывает на своем вто ром выходе соответствующий код 1000, а на первом выходе — сигнал уровня " 1". Под действием этого сигнала открывается группа 15 и на выходах сумматора 12 устанавливается код числа 9-9=.0.!Koä 0001 на выходе регистра 17 предписывает фазовращателю

16 пропустить на его выход импульсную последовательность 22. За время между седьмым и восьмым импульсами последовательности 21 па выход проходит один импульс последовательности 22. В счетчике 2 фиксируется код числа восемь.

По приходу восьмого импульса последовательности 21 в блоке 5 и регистре 17 фиксируется код числа О и код 1000 соответственно. Код числа О, суммируясь в сумматоре 10 с кодом числа 5, устанавливает на его выходе код числа 0+5=5, а иа выходе сумматора 18 — код числа 5-9=-4. Так как

-4 (О, то на втором выходе блока 6 устанавливается код 0000, а на первом выходе — сигнал нулевого уровня, устанавливающий на выходе группы 15 нулевой код. Па выходе сумматора 12 устанавливается код числа 5.

В счетчике 2 фиксируется код числа девять. В этот момент срабатывает блок 7, так как на оба его входа поступают коды числа девять. Импульсом с выхода блока 7 обнуляются счетчик 2 и блок 5. Нетрудно заметить, что при правильной работе устройства в блоке 5 в момент его обнуления по входу R (установочному) и так залисап код числа О. Но при работе возможны сбои, например при включении питания, из-за помех по питанию.

Наличие счетчика 2 и блока 7 повышают надежность работы устройства в целом, синхронизируя его работу.

Код 1000 на выходе регистра 17 предписывает фазовращателю 16 пропустить на его выход импульсную последовательность 21, поэтому девятый импульс этой последовательности прохо- дит на выход устройства.

Этим девятым импульсом в блоке 5 фиксируется код числа 5, в регистре

17 — код 0000. В . счетчике 2 фиксируется код числа один, т. е. устройство возвращается в исходное состояние, повторяющееся через каждые 9 импульсов последовательности 21,при коэффициенте деления Kp9/5.

Нетрудно заметить (фиг. 2 диаграм. ,мы последовательности 25-1 и 25-D), что наибольшая погрешность получается в тот момент, когда вырабатывается третий импульс на выЬоде устройства. У идеального делителя он появляется через время 5,4 Т,-,„, а у предлагаемого через 5,25 Т „, Погрешность равна g t =О, 15 Т „, т. е. максиi eox мальная по решность не превышает

0,25 Т = - -, при n=4.

Т

Таким образом, получено увеличе-ние точности примерно в четыре раза по сравнению с прототипом (в общем случае в и раз). Причем ско" с .=. работы вычислительной части с>.р; ничивается временем Т р„ — периодом последовательности 21, 1. эта ско30 рость практически не зависит от числа и.

Трх

Время является ограничивающим п для скорости работы фазовращателя

35 16 и регистра 17, по существу оно регламентирует время срабатывание цепочки, состоящей из параллельного регистра, элемента И и элемента ИЛИ.

Такую цепочку последовательно соеди40 пенных элементов можно сделать весьма быстродействующей по сравнению с вычислительной частью и поэтому существует возможность повышать точность устройства за счет увеличения

45 числа п. Увеличивая число импульсных последовательностей и можно получить точность во много раз превышающую точность устройства, при- нятого за прототип, так как у пред50 лагаемого устройства погрешность

7px равна, а у прототипа Т „.. и

1 370611

1170611

Фиг,2

1170611

Уьипд 2