Устройство для вычисления разности двух чисел

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ РАЗНОСТИ ДВУХ ЧИСЕЛ, содержащее первый и второй регистры, сумматор и блок анализа знаков, причем выходы разрядов регистров соединены с соответствующими разрядами соответственно первого и второго входов сумматора , вькоды разрядов знака первого и второго регистров соединены соответственно с первым и вторым входами блока анализа .знаков, выход переноса сумматора соединен с третьим входом блока анализа знаков, первый выход которого подключен к управляющему входу операции сумматора, а второй - к входу переноса младшего разряда сумматора, третий выход блока анализа знаков соединен с выходом знака устройства, отлич ающее С я тем, что, с целью повышения быстродействия при обработке потока чисел, устройство содержит дешифратор и преобразователь прямого кода в дополнительный, причем входы разрядов первого и второго регистров соединены с соответствукнцими разрядами входной шины устройства, входы разрешения записи первого и второго регистров соединены с соответствующими выходами дешифратора, первый I вход которого соединен с входом номера такта устройства, а остальные (Л входы соединены с шиной номера устройства , выходы разрядов сумматора соединены с входами разрядов преобразователя прямого кода в дополнительный , управляющий вход которого соединен с четвертым выходом блока анализа знаков, четвертый вход коточ рого соединен с входом номера такта устройства, выходы разрядов преобсо О9 разователя прямого кода в дополнительный соединены с соответствующиt d ми разрядами выходной шины устройства .

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3692437/24-24 (22) 19. 01. 84 (46) 15.09.85. Бюл. № 34 (72) Г.И.Грездов, 10.0.Шимановский и В.А.Ярославкин (71) Институт проблем моделирования в энергетике АН УССР (53) 681. 325. 5 (088. 8) (56) Патент США ¹ 3424898, кл. G 06 Р 7/50, опублик. 1969.

Карцев М.А. Арифметика цифровых машин. M. Наука, 1969, с. 294, рис. 3-1а. (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

РАЗНОСТИ ДВУХ ЧИСЕЛ, содержащее первый и второй регистры, сумматор и блок анализа знаков, причем выходы разрядов регистров соединены с соответствующими разрядами соответственно первого и второго входов сумматора, выходы разрядов знака первого и второго регистров соединены соответственно с первым и вторым входами блока анализа .знаков, выход переноса сумматора соединен с третьим входом блока анализа знаков, первый выход которого подключен к управляющему входу операции сумматора, а второй — к входу переноса младшего разряда сумматора, третий выход блока анализа знаков соединен с выходом знака устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродействия при обработке потока чисел, устройство содержит дешифратор и преобразователь прямого кода в дополнительный, причем входы разрядов первого и второго регистров соединены с соответствующими разрядами входной шины устройства, входы разрешения записи первого и второго регистров соединены с соответствующими выходами дешифратора, первый вход которого соединен с входом номера такта устройства, а остальные входы соединены с шиной номера устройства, выходы разрядов сумматора соединены с входами разрядов преобразователя прямого кода в дополнительный, управляющий вход которого соединен с четвертым выходом блока анализа знаков, четвертый вход которого соединен с входом номера такта устройства, выходы разрядов преобразователя прямого кода в дополнительный соединены с соответствующими разрядами выходной шины устройства.

1179320 цели. бр 5р 4р

Зр 2р 1р

Подаваемая ве- Перенос Код операции Триада кода личина первого числа

Триада кода второго числа

Зр

4р

2р

Разряды адреса

Подаваемая величина

Вход 10 Вход 15

Вход 14

Вход 13

40 дующая .

4р Зр бр

2р 1р

Разряд

Номер выхода блока 7

16 17

12

Изобретение относится к вычислительной технике и может быть использовано при обработке потока чисел, например, в интерполяторах и устройствах вычисления координат. 5

Целью изобретения является повышение быстродействия устройства при обработке потока чисел.

На чертеже представлена структурная схема устройства для вычисления разности двух чисел для случая вычисления разности десятиразрядных чисел, причем десятый разряд является знаковым.

Устройство содержит регистры 1 и

2, дешифратор 3, сумматор 4, состоящий из трех одинаковых трехразрядных суммирующих блоков 5, преобразователь

6 прямого кода в дополнительный и блок 7 анализа знаков. Устройство имеет входную шину 8, шину 9 номера

Разряды адреса 8р 7р

В табл.1 приведена карта программирования блока постоянной памяти, реализующего блок 5. Номер ячейки и записанный код заданы в 16-ричной системе счисления.

Структура выходного кода слеВ табл.2 приведена карта программирования блока постоянной памяти для реализации на нем блока 7. 5О

Устройство работает следующим образом.

На информационные входы регистров

1 и 2 поступает поток чисел, разность между которыми нужно вычислить. Обоз- 55 начим последовательность поступающих чисел, как а,, а, à ...а;. Эта последовательность чисел сопровождаетустройства, вход 10 номера такта, выходную шину 11 и выход 12 знака.

Блок 7 анализа знаков имеет входы 13 и 14, соединенные с выходами разрядов знака регистров 2 и 1, вход 15, соединенный с выходом переноса сумматора

4, и выход 16, подключенный к управляющему входу операции сумматора 4, выход 17» подключенный ко входу младmего разряда сумматора 4 и выход 18, подключенный к управляющему входу преобразователя 6. Регистры 1 и 2 имеют входы 19 и 20 разрешения записи.

Бло1 и 5, входящие в состав сумматора 4, могут быть реализованы, например, на базе блока постоянной памяти. Ниже приведена структура адреса блока постоянной памяти для этой

Старший разряд выходного кода блока 5 кодирует перенос (заем) в следующий разряд

Блок 7 анализа знаков также может быть выполнен на базе блока постоянной памяти. Структура адреса в этом случае следующая: ся признаком того, в каком (четном или нечетном) такте чаходится данное число. Числа, находящиеся в четных тактах — ао, а2, ..., а 2 — заносятся

» в регистр 1; числа, находящиеся в тактах а 1 а 3» ° а2 +1

1 заносятся в регистр 2. Управляет занес нием чисел в регистры 1 и 2 де шифратор 3, на вход 10 которого подается признак четного или нечетного такта, а на другие входы—

1179320 4

Таблица 1

0 1 2 3 4 5 6 7 8 ячейки

9 А В С

D Е

В С

9 А

7 8

5 б

6 7

8 9

7 8 9 А

00 7 8 9 А В С D Е 6

5 6 7 8

5 6 7 8 9 А В С 4

3 4 5 6

3 4 5 6 7 8 9 А 2

1 2 3 4

1 2 3 4 5 6 7 8 0

2 3 4 5

0 I 2 3 4 5 6 7 1

4 5 б 7

2 3 4 5 6 7 8 9 3

8 9 А В

А В С D

А В С D

8 9 А В

6 7

4 5 б 7 8 9 А В 5

6 7 8 9 A В С 9 7

8 9

80

8 9 А В С D Е F 7

8 9

8 9 А В С D 5

6 7 б 7

6 7

8 9

6 7

7 8

6 7 8 9 А В 3

А0

4 5 6 7 8 9 1

4 5

2 3

ВО

СО

3 4 5 6

1 2 3 4 5 6 7 8 2

9 . А

3 4 5 6 7 8 9 А 4

5 б 7 8

5 6 7 8 9 А В С 6

В С

D Е

7 8 9 А

ЕО

9 А В С

7 8 9 А В С 0 Е 8

F0 и-разрядный код номера устройства, что позволяет включать или выключать нужное устройство в нужное время.

С выходов регистров 1 и 2 числа поступают на суммирующие блоки 5 сумматора 4, количество которых определяется разрядностью поступающих чисел, а знаки — на блок 7 анализа знаков. Сумматор 4 всегда реализует операцию (а2 -a> +, ), причем числа а2. H а2;q1 берутся co cBQHMH 3Ha ками. Кроме того, в четных тактах разность (а ° -а >«+< ) берется со знаком плюс, а в нечетных — со знаком минус. Это необходимо для того, чтобы всегда получать истинную разность между последущим и прецыдущим числами.

Пример. Допустим, что в устройство поступает последовательность чисел а,, а 1, а, а . Необходимо вычислить следующие разности: (а„-о), )) (а2 а4) 5

20 тактов начинается с нулевого (четного) такта. Сумматор 4 вычисляет раз:(a0-o) -(a.á-a1 » (a2-a„)

†(а -а ), т.е. всегда из последующего числа вычитается предыдущее.

На выходах сумматора 4 формируются разности и перенос, указывающий, какое из двух чисел больше (по модулю). Разность поступает на вход преобразователя 6, а признак большего числа — на вход блока 7 анализа знаков. По этому признаку искомой разности присваивается знак большего числа в четном такте и противоположный знак — в нечетном такте.

Операция приведения кода числа к нормальному виду, т.е. положительное число — прямой код, отрицательное число — дополнительный код, осуществляет преобразователь 6. Признак необходимости преобразования кода вырабатывается блоком 7 анализа знаков на выходе 18.

1179320

Таблица 2

Номер ячейки

3 4

5 6

9 Л B

Е F

Код тг

Составитель А;Степанов

Редактор С.Тимохина Техред Т.Фанта Корректор И.Эрдейи и

Заказ 5676/50 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Л(-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæroðoä, ул.Проектная, 4

3i 12 22 01 21 12 22 11 01 22 12 31 11 22 12 21