Элемент памяти

 

ЭЛЕМЕНТ ПАМЯТИ, содержащий первый и второй двухэмиттерньсе п -р-п-транзисторы и первыйи второй р-п-р-транзисторы, базы которых соединены с коллекторами первого и второго двухзмнггерных п -р-п-транзисторов соответственно, а коллекторы - с соответствующими базами первого и второго J3 .г.-. / двухэмиггерных h -р-п-транзисторов, причем коллектор и база первого п- -р-п-транзистора соединены с базой и коллектором второго п -р-п-транзистора соответственно, первые эмиттеры двухзмиттерных и -р-п-транзисторов подключены к адресной шине, вторые змиттеры - к соответствующим разрядным шннам, а эмиттеры первого и второго р -л-р-транзнсторов подключены к ишне питания, отличающийся тем, что, с целью повышения быстродействия и помехозащищенности элемента памяти, в него введены трегий и четвертый h -р-п-транзисторы, змиттеры которых объединены, базы подключены к шине питания , а коллекторы - к базам первого и вто§ рого р -п-р-транзисторов соответственно.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (! 9) (! 1) (5!)4 G 11 С 11/34

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСХОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3572511/24 (22) 04.04.83 (46) 23.09.85. Бюл. No 35 (72) В. Н. Синеокий (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР Р 780706, кл. G 11 С 11/34, 1978.

Авторское свидетельство СССР У 381098, кл. 6 11 С 11/34, 1972. (54) (57) ЭЛЕМЕНТ ПАМЯТИ, содержащий первый и второй двухэмиттерные и -p-n-транзисторы и первый и второй р -ьр-транзисторы, базы которых соединены с коллекторами первого и второго двухэмиттерных п -Р-п-тран-. зисторов соответственно, а коллекторы — с соответствующими базами первого и второго двухэмнттерных h -р-а-транзисторов, причем коллектор и база первого lc -p-n-транзистора соединены с базой и коллектором второго и -р-и-транзистора соответственно, первые эмиттеры двухзмиттерных п - p-и-транзисторов подключены к адресной шине, вторые эмиттеры — к соответствующим разрядным шинам, а эмиттеры первого и второго Р -л-р-транзисторов подключены к шине питания, о т л ич а ю щи йс я тем,что, с цельюповышения быстродействия и помехозащищенности элемента памяти, в него введены третий и чет.вертый П -р-п-транзисторы, эмиттеры которых объединены, базы подключены к шине питания, а коллекторы — к базам первого и вто- I рого р -и- р-транзисторов соответственно.

1180978

Составитель В, Теленков

Техред Л.Микеш

Редактор Л. Коссей

Корректор И.Эрдейи

Тираж 583

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35„Раушская наб,, д. 4/5

Заказ 5934/52

Подписное

Филиал ППП Патент"„г. Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной технике и может быть использовано при построении устройств ЭВМ.

Целью изобретения является повышение быстродействия и помехоустойчивости элемен- 5 та памяти.

На чертеже представлена электрическая схема элемента памяти.

Элемент памяти содержит первый и второй л -p-и-транзисторы 1 и 2, первый и второй р -n-p-транзисторы 3 и 4, третий и четвертый n -p-g- транзисторы, 5 и 6 соответственно. Первые эмиттеры йервого и второго

1т -p-й-транзисторов 1 и 2 соединены и образуют адресную шину 7, а эмиттеры подключе- 15 ны к соответствующим разрядным шинам 8 и 9. Эмиттеры р -n-p-транзисторов подключены к базам n -p-и-транзисторов 5 и 6 и соединены с шиной питания.

Элемент памяти работает следующим 20 образом.

В режиме хранения одна из пар транзисторов 1, 3 или 2, 4 открыта, - обеспечивая тем самым закрытое состояние другой пары транзисторов. При этом соответствующая пара ограничено насыщена, благодаря действию об. ратной связи — соединению эмиттеров третьего .и четвертого и -р-и -транзисторов 5 и 6, При этом эффективность цепи обратной связи определяется уровнем инверсного коэффициен: 3 та усиления Р;л-р-п- транзистора 5, поскольку уровень прямого коэффициента усиления. л-p-.n -транзистора 6 существенно выше (3, т. е. /3я rrP

Таким образом, пассивное, закрытое плечо элемента памяти через,1з -p- П -транзистор 6 ограничивает степень насыщения пар транзисторов. Это способствует повышению помехоустойчивости элемента памяти эа счет уменьшения тока связи.

При считывании информации элемент памяти работает аналогично описанному ранее режиму хранения. При этом, как и в режиме хранения, соответствующие открытые р -и-. и и и -р-п-транзисторы (1, 3 или 2,4) ограничено насыщены, благодаря действию цепи обратной связи через связанные эмиттеры. Это создает предпосылки дня получения высокого быстродействия элемента памяти при записи, так как избыточные заряды неоснованных носителей не накапливаются и не замедляют процесс при смене информации в ячейке памяти. Запись реализуется при снижении потенциала одной из разрядных шин 8 или 9.

Таким образом, одной проводной связью между эмиттерами транзисторов 5 и 6 реализована реверсивная цепь ограничения насыщения составляющих транзисторов элемента памяти, следствием чего является рост быстродействия элемента памяти и уменьшение паразитной связи, что обеспечивает рост помехоустойчивости элемента памяти.