Устройство для сложения последовательности чисел с плавающей запятой
УСТРОЙСТВО ДЛЯ СЛОЖНИЯ ПОСЛЕДОВАТЕЛЬНОСТИ ЧИСЕЛ С ПЛАВАЮЩЕЙ ЗАПЯТОЙ, содержащее m блоков суммирования , каждьй из которых содержит регистры порядка и мантиссы, триггер переноса, сумматоры порядка и мантиссы, элемент ИЛИ, регистр младшего разряда и три группы элементов И, причем в каждом блоке сум .мирования вьрсоды регистра порядка соединены с входами первой группы сумматора порядка и с сответствующими входами элемента ИЛИ, выходы регистра младшего разряда соединены с первыми входами элементов И первой группы, выходы младших и старших разрядов регистра мантисс соединены соответственно с первыми входами элементов И второй и третьей групп, выходы элементов И второй группы соединены с соответствующими входами первой группы сумматора мантисс, выход суммы сумматора мантисс соединен с информационным входом регистра младшего разряда, тактовьш вход которого соединен с тактовыми входами регистров мантиссы и порядка, тактовым входом триггера переноса и тактовым входом устройства , выход регистра порядка k -го блока суммирования соединен с информационным входом регистра порядка (k + 1)-го блока суммирования, выход fn-го блока суммирования является выходом устройства ( k 1 - (iTi- 1)), отличающееся тем, что, с целью сокращения аппараттурных затрат, оно содержит блок управления, содержащий регистр управления , первый, второй, третий регистры порядка, первый, второй элементы И, триггер управления, регистр мантиссы, схему сравнения, первый , второй сумматоры, первый, УЗ второй узлы памяти, сдвигатель, группу элементов И, первый, второй, третий и четвертый коммутаторы, .причем выходы первого регистра порядка , за исключением выхода знакового разряда, а также выходы разрядов второго регистра порядка, с втоРОГО по (lOQ,(y - 1)J + 1)-й, где Р;ис1кс максимальный порядок числа , п-разрядность мантиссы,соединены соответственно с первой и второй группами входов схемы сравнения, выходы регистра управления, выходы знаковых разрядов первого и второго регистров порядка, выходы схемы сравнения , соединены соответственно с адресньми входами первого узла памяти, выходы (log2LP(,,,c/(n - 1)J + 1) стар-ших разрядов второго регистра порядка соединены соответственно с информационными входами первого регистра порядка, к первой и второй группам входов:первогосумматора подключены соответственно прямые выходы (logj L 1-i О старших раз
„„80„„11 2512 A
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН (51)4 G 06 F 7/50
ОПИСАНИЕ ИЗОБРЕТ
Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ
7 ва, выход регистра порядка k -го блока суммирования соединен с информационным входом регистра порядка (k + 1) -го блока суммирования, выход rn -го блока суммирования является выходом устройства (k = I (e — 1)), отличающееся тем, что, с целью сокращения аппаратурных затрат, оно содержит блок управления, содержащий регистр управления, первый, второй, третий регистры порядка, первый, второй элементы И, триггер управления, регистр мантиссы, схему сравнения, первый; второй сумматоры, первый, второй узлы памяти, сдвигатель, группу элементов И, первый, второй, третий и четвертый коммутаторы,,.причем выходы первого регистра порядка, за исключением выхода знако- Я вого разряда, а также выходы разрядов второго регистра порядка, с второго по (1о8, L 1, /(n — 1) l + 1)-и где P „- максимальный порядок числа, и -разрядность мантиссы, соединены Я соответственно с первой и второй груп- Щ лами входов схемы сравнения, выходы регистра управления, выходы знаковых разрядов первого и второго реГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3731472/24-24 (22) 27.04.84 (46) 30.09.85. Бюл. №- 36 (72) В.П.Денисенко, Г.И.Луцкий, А.H.Äîëãîëåнко, А.Г.Засыпкин и Е.К.Кошкин (53) 681.3(088.8) (56) Авторское свидетельство СССР
¹ 920707, кл. G 06 F 7/50, 1979.
Авторское свидетельство СССР
¹ 558276, кл. G 06 Р 7/50, 1975. (54) (57) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ
ПОСЛЕДОВАТЕЛЬНОСТИ ЧИСЕЛ С ПЛАВА101цЕЙ
ЗАПЯТОЙ, содержащее m блоков суммирования, каждый из которых содержит регистры порядка и мантиссы, триггер переноса, сумматоры порядка и мантиссы, элемент ИЛИ, регистр младшего разряда и три группы элементов И, причем в каждом блоке суммирования выходы регистра порядка соединены с входами первой группы сумматора порядка и с сответствующими входами элемента ИЛИ, выходы регистра младшего разряда соединены с первыми входами элементов И первой группы, выходы младших и стар" ших разрядов регистра мантисс соединены соответственно с первыми входами элементов И второй и третьей групп, выходы элементов И второй группы соединены с соответствующими входами первой группы сумматора мантисс, выход суммы сумматора мантисс соединен с информационным входом регистра младшего разряда, тактовый вход которого соединен с тактовыми входами регистров мантиссы и порядка, тактовым входом триггера переноса и тактовым входом устройстгистров порядка, выходы схемы сравнения. соединены соответственно с адресными входами первого узла памяти, выходы (1о8,) Р„„„,/(n — 1) l + 1) старших разрядов второго регистра порядка соединены соответственно с информационными входами первого регистра порядка, к первой и второй группам входов первого сумматора подключены соответственно прямые выходы (Log, L P „ /(n — 1 j + 1) старших раз11825 рядов второго регистра порядка и иньерсные выходы первого регистра порядка, выход первого сумматора соединен с первым информационным входом перво. го коммутатора и с первым входом второго сумматора, второй вход которого соединен с входом кода Р,„и„ (у
/a где Р <„„(5) — минимальный порядок числа, второй информационный и управляющий входы первого коммутатора соединекь! соответственно с выходом третьего регистра порядка и прямым выходом триггера управления, выход первого коммутатора соединен с адресным входом второго узла памяти, первый выход которого соединен с первым входом первого элемента И, второй
Вход которого соединен с инверсным выходом триггера управления, выход первого элемента И подключен к первому управ)тяющему входу второго коммутатора, второй управляющий вход которого соединен с выходом второго разряда регистра управления, выход второго коммутатора подключен к тактовому в;-: ду первого регистра порядка, выход регистра мантиссы соедк»ен с к:-ъйсрмапионкым входом. сдвиI ателя q зыход которого соединен с первыми
Входами элементов И группы, управляющ1.-й: «х...д сдвигателя соединен с Выходжм log., 1 -, шой (n — 1) 1 младших (азрядов ВтОрОгО регистра пср51дксв, первый1, второй и тоетий выходы первого у ла памяти соединены соответственно с -управляющим ВУОдОм ти тьегс ! коммутатора, первым и в тсрым у пр а B ляющ11ми входами четвертого коммутатОра. четвертый Вbixo1I, »ppBoI o x BE!3.
»акчтк соединен с инфсрмацион»ым
Входом триггера управления., первым входом второго элемента И и с вторыми входами элементов Р группы„ первый к гтсрсй ипфррмацкокные входы
Tpетье1 О коммутатора сОедкнены coo r.—
« ветствен11о с выходом второго сумма-ра 11 входом P aiq!, E) у<-тр выход первого элемента И соединен тактовыми в:;одамк второго регисг-.
I)à порядка и регистра мантиссы, выход Вт )po! 0 узла пам)1ти Соединен
К Нф О Р!! Я ЦИ О К. " b! .! BX OP O I I Т Р Е Т Ь Е Г O 1) Е " гистра порядка, первый и второй кнформацис нные; входы четв ертог о ком;-1 таторг соединены соответственно с входами копов 100" и "000" устройс т в;1,> 11 p.. 1) B b!É р а 3 р я д т р е т ь е г 0 к н ф с р мациойногс входа четвертого коммутатора соединен г Входом логического
12 нуля устройства, второй и третий разряды третьего информационного входа соединены соответственно с двумя младшими выхсдамк второго узла памяти, тактовые входы тригт ера управления, регистра управления и третьего регистра порядка соединены с инфор,мационным входом второго коммутатора и вторым входом второго элемента
И, информационные входы регистра управления, второго регистра порядка, регистра мантиссы, триггера управления к второго коммутатора блока управления соединены соответственно с входами управления, порядка, мантиссы, готовности к тактовым входом устройства, причем каждый .блок суммирования ссдержк1 регистр кода операции, четвертую к пятую группы элементов И, группу элементов ИЛИ, элемент НЕ, элемент И, причем Вьгход первого разряда регистра кода операции соединен с перьым входом элемента И, второй вход которого соединен с выходом элемента ИЛИ, выход элемента И соединен с вторым входом сумматора порядка, с первыми входами зпемектс11 И четвертой группы и через элемент НЕ с вторыми входами элементов И ьторой и третьей групп, выходы регистра мантиссы соединекь. с вторымк входами .соответствующих элементов И четвертой группы,, выходы элементов
И первой группы соединены с соответствующ:пи входами Второй группы сумматора мантисс, вход переноса которого соединен с вьгходсм триггера переноса, выходы второго и третьего разрядов регистра кода операции соединены соответственно с 11ервыми входами ..старших и n младших элементов И пятой группы, вторые входы которых соединены с соответствую1 щчмк выходами регистра младшего разря,": . выходы элементов И четвертой к пятой групп соединены соответстBeкно с первыми и вторыми входами соответствующих элементов ИЛИ группы, третьи входы р старших из которых соединены с г-.ыходами старшего элемента И третьей группы, выходы младших элементов И которой соединены с третьими входами соответствующих младших элементов ИЛИ группы, тактовый вход регистра кода операции соединен с тактовым входом регистра порядка, вьгход ре1 истра кода спера11 пЯи и выходы элементов ИЛИ группы, выход переноса сумматора мантисс -го блока суммирования соединены соответственно с информационными входами регистра кода операции и регистра мантисс, информационным входом триггера переноса (k + 1)-го
82512 блока суммирования, выходы третьего и четвертого коммутаторов и выход группы элементов И блока управления соединены соответственно с информационными входами регистра порядка, регистра кода операции и регистра мантиссы первого блока суммирования.
Изобретение относится к вычислительной технике и может быть использовано при построении специализированных вычислительных систем в качестве высокопроизводительного блока, обеспечивающего заданную точность сложения последовательности чисел с плавающей запятой.
Целью изобретения является сокращение аппаратурных затрат.
На чертеже представлена схема устройства для сложения последовательности чисел с плавающей запятой.
Устройство содержит тактовый вход
1, блок 2 управления, блоки 3 суммирования.
Блок 3 суммирования содержит регистр 4 порядка, элемент ИЛИ 5, сумматор 6 порядка, элемент И 7, регистр
8 кода операции, группу 9 элементов
И, регистр 10 мантиссы, группы 11 и
12 элементов И, элемент НЕ 13, группу 14 элементов И, регистр 15 младшего разряда, группу 16 элементов
И, сумматор 17 мантисс, триггер 18 переноса, группу 19 элементов ИЛИ.
Блок 2 управления содержит регистр 20 управления, регистры 21 и
22 йорядка, схему 23 сравнения, узел .
24 памяти, сумматор 25, коммутатор 30
26, сумматор 27, регистр 28 порядка, триггер 29 управления, узел 30 памяти, элемент И 3 1, коммутатор 32, ре-. гистр 33 мантиссы, сдвигатель 34, группу 35 элементов И, элемент И 36, 15 коммутаторы 37 и 38.
Устройство для сложения последовательности чисел с плавающей запятой работает в режимах "Начальная установка", "Сложение", "Сдвиг" и
"Считывание".
Узел 24 памяти блока 2 управления имеет кодировку, представленную в табл. 1.
Узел 30 памяти блока 2 управления имеет установку, представленную в табл. 2.
Работа блока 2 управления по выдаче необходимой информации на входы первого блока 3 суммирования осуществляется в соответствии со следующим алгоритмом.
Шаг 1 (начальная установка). Выполнить P„(E) = P„/(и — 1)J, M „(E)=
= М„2Р ", Р (Е) = Р„шой(п — 1), установить начальное значение первого регистра порялка Рмин(Е)
% .= Рк (Е) . Одновременно вццать: на входы регистра мантиссы число М„(Е)к
Р" (Ю к2 ", на входы регистра кода операции блока 3 код "000", выставить сигнал "Готовность". Шаг 2 (прием очередного операнда, или так" ты считывания результата): P (Е) х шой(п — 1) ° Ик(Е) = Ц,2 РМ(Е)
Рх () = C P „(n 1).1 °
Шаг 3. Если P„(C) 3 PÄÄÄ (S), то одновременно выдать на входы регистра порядка число Р (8)Рмин (-) + P„„„(a), на входы региСтра кода операций код "100", на входы регистра . мантиссы — мантиссу, установить сигнал "Готовность" и перейти к шагу 2, иначе к шагу 4.
Шаг 4. Выполнить. 6P = /Рм„ (Е) — P„(g)l и P„ (g) = P„(E).
Шаг 5. Если Р = 1, то выдать на
, входы регистра кода операций код "00!", на входы регистра мантиссы мантиссу "00.0".
Если йР = 2, то выдать на входы регистра кода операций код "010", на входы регистра мантиссы-мантиссу "00...0" и перейти к шагу 7, иначе перейти к шагу 6. рации сложения в арифметическом2О устройстве (=
2 где
И-1 разрядность мантиссы);
P и И вЂ” соотХ « ветственно порядок и мантисса числа, PX) — наибольшее целое число, меньшее или равное Х, ("пол" Х );
j X) — наименьшее целое число, большее или рав-З5 ное Х (" потолок" х);
Х mod Y — остаток от деления
Х на Ч 40 з 11825
Шаг Ь. Одновременно выдать: на входы регистра кода операций код, "010", на входы регистра мантиссы — мантиссу "00...0", выполнить AP = ЬР— 2 и перейти к шагу 5.
Шаг 7. Одновременно выдать: на входы регистра кода операций код "100", на входы регистра порядка — порядок Р» (6) 10 на входы регистра мантиссы— мантиссу И„(Я) 2 «(), установить сигнал "Готовность и перейти к шагу 2.
П р и м е ч а н и е: Я вЂ” основание систЕмы Счисления, в котором выполняютСя опеВ режиме Начальная установка, лок управления 2 выдает на входы регистра 10 мантиссы первого блока 3 "„(Р суммирования сдвинутую на 2 «(ман- 4g тиссу первого слагаемого последовательности, чем обеспечивается ее перевод из двоичной системы счисления в систему счисления с основанием
0 — 1, Одновременно с этим на вход 50 регистра 8 кода операций первого блока 3 суммирования иэ блока 2 управления выдается код "000", обеспечивающий сложение мантиссы первого слагаемого с нулем, начиная с первого бло- 55 ка 3 суммирования, этим обеспечивается бчистка от результатов сложения предыдущей последовательности.
12 4
В режиме "Сложение" блок 2 управления выдает на входы регистра 4 порядка первого блока 3 суммирования содержимое выходов сумматора 27, на входы регистра 10 мантиссы первого блока .3 суммирования — значение мантиссы i-ro слагаемого последовательности, представленной в системе числения с основанием n — 1, на вход регистра 8 кода операций этого блока — код операции "Сложение", равный " 100". В блоках 3 суммирования в зависимости от сигнала на выходе элемента ИЛИ 5 либо значение сумматора 6 порядка в процессе передачи в следующий блок 3 суммирования уменьшается на единицу, а мантисса. слагаемого при этом остается б з изменений (содержимое регистра 15 младшего разряда не меняется), либо значение сумматора 6 порядка передается в следующий блок 3 суммирования без изменения, а мантисса слагаемого складывается с содержимым регистра
15 младшего разряда. Старший разряд полученного таким образом промежуточного результата, представ,ленный П -двоичными разрядами, передается через группу 12 элементов И в регистр 10 мантиссы следующего блока
3 суммирования, а младший разряд этой промежуточной суммы складывается содержимым сумматора 17 мантисс и записывается в регистр 15. младшего разряда. Этому варианту соответствует 0" на выходе элемента ИЛИ 5, который возможен в том случае, когда осуществилось выравнивание порядков принятого слагаемого и порядка промежуточной суммы.
В режиме "Сдвиг" блок 2 управле ния выдает на входы регистра 10 мантиссы первого блока 3 суммированИя. нулевые значения, на входы регистра 8 кода операций этого блока— либо код "001", либо "010". В зависимости от значения второго и третьего разрядов регистра 8 кода операций первого блока 3 суммирования сдвиг промежуточного результата осуществляется через пятую группу элементов И 16 либо на один, либо на два разряда. Значение выходов регистра 4 порядка первого блока 3 суммирования не влияет на работу .устройства в данном режиме.
В этом режиме осуществляется выравнивание порядков очередного сла1182512 вания результата задается внешней вычислительной системой, которая при наличии сигнала Готовность выдает на входы устройства либо очередной операнд последовательности для сложения и код "00" по входу "Управление", либо выдает по входу "Управление" код "10", обеспечи1ð вающий формирование в блоке 2 управления необходимой управляющей информации.
Следует отметить, что, наряду с ,уменьшением аппаратурных затрат, данное. устройство обладает более высоким быстродействием при заданной одинаковой точности., Таблица
Выходы регистров
Выходы схемы 23
Выходы
22. 21
1
i, 12
А-,, Аз А4 А А6
С.
Х Х
О
0 О
0 0
О О
О
О
О
О
Х . О
1 1
Х 0
О.
О
0 1
О 1
О.
П р и м е ч а н и е: Х вЂ” либо О, либо 1, комбинации адресных входов, не влияющие на работу, не показаны. гаемого и промежуточной суммы при условии, что порядок слагаемого меньше порядка промежуточной суммы.
В режиме "Считывание" блок 2 управления выдает на входы регистра
8 кода операций первого блока 3 ..суммирования код "010", на входы регистра 10 мантиссы этого блока— нулевые значения, а значение выходов регистра 4 порядка не влияют на считываемый результат. Считывание результата происходит в течение 2P стикс+ Il + 11
1, (тактов в за! 2(n - 1) висимости от заданной точности,. Необходимое количество тактов считы0 0
О О
0 О
О 0
О О
1 1
О 1
1 1
1 1
Х О
О 1
1 1
1 1
О 1
1 1
1 1
1 О
1 1
1. 1
1 1
1 0
1 1
1 0
1 1
1 1
1182512
Таблица 2
Адресные входы/ выходы коммутатора 26
Выходы А4 А
1i 12
А, О 1 О 1
1 1
О О 1
1 О
1 О
1 О
1 О
1 0
О О 1- I О
О 1
О О
О О 1
О О 1
О О О
О О 0
О О О
О 1 1
1 1 . О
1 1 О
О 1 О
1 1 О
О 1
О О
О . О
О
О О 1
0 1
1 1
О 1
О
О О
1 1
1 О
О О
1 1 О
1 1 О
О 1 О
О О 1
О 1 1
О 1 О
О 1 О
О 1 0
О 1 О
О О 1
О О 1
О О 1
О О 1
О О О . О 0 О
° О О О
1 О
О 1
1 О
0 1
1 1
1 О
О 1
О О
1 14 1 . 1а 17 1а
О 1 О О 1
О О 1 1 1
О О 1 О 1
О О 0 1 1
О О О О 1
О О О О 0 1
1 О О 1 О
О О 1 1
О О 1 О
О О 1 О
О О .О
О, О О 1 О 1 О
О О О О
О О О О
1 О О О
1182512
Заказ 6107/47
Тираж 709 Подлисное
ВНИКЛИ 1 с ñóäàpñòâåíûîãо комитета СССР по делам изобретеиий и открытий
113035, Москва, >К-35, РаУнск;;.я иаб, д. ч/5
Филиал ППП "Паiеит", г. Ужгород, ул, Проектяая, 4
Составитель А.Клюев
Редактор М.Циткина . Техред М.рергелв 1 орректор М, Самборская
