Сумматор по модулю два

 

СУММАТОР ПО МОДУЛЮ ДВА, содержащий два логических узла, причем первый узел содержит восемь р-канальных МДП-транзисторов, а второй - восемь п-канапьных МДП-транзисторов , в каждом логическом узле исток Пзрвого МДП-транзистора соединен с истоком второго МЦП-транзистора, а их затворы соединены соответственно с прямым и инверсньм входами первого операнда сумматора, сток первого МДП-транзистора соединен с истоками третьего и четвертого МДПтранзисторов , а сток второго МДП-транзистора соединен с истоками пятого и шестого ВДП-транзисторов, затворы третьего и пятого МДП-транзисторов соединены с прямым входом второго операнда сумматора, а затворы четвертого и шестого ЩЩ-транзисторов соединены с инверсным входом второго операнда сумматора, сток третьего ЦЩ1-транзистора соединен со стоком шестого МДП-транзистора, а сток четвертого МДП-транзистора соединен со стоком пчтого. МДП-транзистора , сток седьмого МЦП-транзистора соединен со стоком восьмого ВДП-транзистора и с выходом сумматора , затворы седьмого и восьмого МДП-транзисторов соединены соответст-. венно с прямым и инверсным входами третьего операнда сумматора, исток первого МДП-транзистора первого логического узла соединен с шиной питания сумматора, а исток первого МДП-транзистора второго логического узла соединен с шиной нулевого потенциала сумматора, отличающийс я тем, что, с целью расширения функциональных возможностей за счет суммирования по модулю два четырех I операндов, сумматор дополнительно (Л содержит в первом логическом узле Р-канальные МДП-транзисторы с девятого по двенадцатый, а во втором логическом узле - п -канальные МЦП транзисторы с девятого по двенадцатый, причем в каждом узле .истоки девятого и десятого МДП-транзисторов соединены соответственно со стокасе ми третьего и четвертого МДП-транS зисторов , истоки одиннадцатого и двенадцатого МДП-транзисторов соедио а нены соответственно со стокамичетвертого итретьего ВДП-транзисторов,затворы девятого и одиннадцатогоМДП-тран зисторов соединены с прямым входом четвертого операнда сумматора, а затворы десятого и двенадцатого МДП-тран .зисторов соединены с инверсным входом четвертого операнда сумматора, стоки девятого и десятого ВДП-транзисторов соединены с истоком седьмого МДП-транзистора,астоки одиннадцатого и двенадцатогоМДП-транзисторов с истоком восьмого МДП-транзистора.

СО1О3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (50 4 G 06 F 7 50

I.

Ф

Ц к

/ 1,";

1 ! ф-Г"

«/ з/

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ф

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3736116/24-24 (22) 29.04.84 (46) 15.11.85. Бюл. У 42 (71) Московский ордена Трудового

Красного Знамени инженерно-физический институт (72) M.В.Алюшин (53) 681 325.5(088.8) (56) Патент США 1«« 4417161, кл. 307-471, 1983.

Обзоры по электронной технике.

Сер. Микроэлектроника, вып. 5, 1202, 1970, с. 25-28. (54 )(57) СУММАТОР ПО МОДУЛЮ ДВА, содержащий два логических узла, причем первый узел содержит восемь р-канальных МДП-транзисторов, а второй - восемь и-канальных МДП-транзисторов, в каждом логическом узле исток первого МДП-транзистора соединен с истоком второго МЦП-транзистора, а их затворы соединены соответственно с прямым и инверсным входами первого "перанда сумматора, сток первого МДП-транзистора соединен с истоками третьего и четвертого МДПтранзисторов, а сток второго МДП-транзистора соединен с истоками пятого и шестого МДП-транзисторов, затворы третьего и пятого МДП-транзисторов соединены с прямым входом второго операнда сумматора, а затворы четвертого и шестого МДП-транзисторов соединены с инверсным входом второго операнда сумматора, сток третьего

1ЩП-транзистора соединен со стоком шестого МДП-транзистора, а сток четвертого МДП-транзистора соединен со стоком пятого. МЦП-транзистора, сток седьмого МЦП-транзисÄÄSUÄÄ 1191906 A тора соединен со стоком восьмого

МДП-транзистора и с выходом сумматора, затворы седьмого и восьмого

МДП-транзисторов соединены соответст-, венно с прямым и инверсным входами третьего операнда сумматора, исток первого МЦП-транзистора первого логического узла соединен с шиной питания сумматора, а исток первого

МДП-транзистора второго логического узла соединен с шиной нулевого потенциала сумматора, о т л и ч а ю щ и йс я тем, что, с целью расширения функциональных возможностей за счет суммирования по модулю два четырех операндов, сумматор дополнительно содержит в первом логическом узле

P -канальные МДП-транзисторы с девятого по двенадцатый, а во втором логи- С ческом узле — n -канальные.МДП-транФ зисторы с девятого по двенадцатый, причем в каждом узле. истоки девятого и десятого МДП-транзисторов соединены соответственно со стокаМ» третьего и четвертого МДП-тран- © зисторов, истоки одиннадцатого и двенадцатого МДП-транзисторов соединены соответственно со стокамичетвертого и третьего МДП-транзисторов,затворы девятого и одиннадцатого МДП-тран эисторов соединены с прямым входом чет-, вертого операнда сумматора, а затворы десятого и двенадцатого МДП-тран.зисторов соединены с инверсным вхо- .ф» дом четвертого операнда сумматора, стоки девятого и десятого МДП-транзисторов соединены с истоком седьмого МДП-транзистора,астоки одиннадцатого и двенадцатогоМДП-транзисторовс истокомвосьмого МДП-транзистора.

1191906

1 О О О О П З П З П 3 З П.П З П З

2 0 О О 1 П 3 П 3 П 3 П 3 П 3 П 3

3 О О 1 О П 3 П 3 П 3 3 П 3 П 3 П

4 О 1 О 0 П 3 3 П 3 П 3 П П 3 П 3

5 1 О О О 3 П П 3 П 3 3 П П 3 П 3

6 О О 1 1 П 3 П 3 П 3 П 3 3 П 3 П

7 О 1 О 1 П 3 3 П 3 П П 3 П 3 П 3

8 1 О 0 1 3 П П 3 П 3 П 3 П 3 П 3

9 О 1 I О П 3 3 П 3 П 3 П 3 П 3 П

10 1 О 1 О 3 П П 3 П 3 3 П 3 П 3 П

11 1 1 О О 3 П 3 П 3 П 3 П П 3 П 3

12 О 1 1 1 П 3 3 П 3 П П 3

13 1 О 1 1 3 П П 3. П 3 П 3

3 П 3 .П

3 П 3 П

14 1 1 О 1 3 П 3 П 3 П П 3 П 3 .П 3

15 1 1 1 О 3 П 3 П 3 П 3 П 3 П 3 П

16 1. 1 1 1 3 П 3 П 3 П П 3 3 П 3 П

Изобретение относится к вычислительной технике и может быть использовано при создании больших интегральных схем на КИДП-транзисторах для обработки цифровой информации. 5

Цель изобретения - расширение функциональных возможностей за счет суммирования по модулю два четырех операндов.

На чертеже представлена принципиальная схема сумматора по модулю два.

Сумматор по модулю два содержит два одинаковых по структуре логических узла,.первый из которых образован P-канальными МДП-транзисторами !S

1-12, а второй - и -канальными ИДПтранзисторами 13-24. Сумматор содержит также выход 25, шину 26 питания и шину 27 нулевого потенциала.

На затворы ЩП-транзисторов поступают прямые и инверсные значения входных операндов А, В, С и D. Сумматор работает в соответствии с таблицей истинности, которая приведена ниже. В таблице шестнадцати наборам возможных значений входных операндов поставлены в соответствие состояния р-канальных ИДП-транзисторов 1-12, а также значения суммы на выходе 25.

Данные транзисторы формируют значение "1" на выходе сумматора, тогда как значение "О" формируется й-канальными >ЯП-транзисторами 13-24.

При этом в состоянии "1" на выходе 25 между выходом и шиной 26 будет цепь последовательно соединенных открытых транзисторов, тогда как между выходом 25 и шиной 27 такой цепи не будет. Аналогично в состоянии "О" выход 25 будет соединен с шиной нуле.. вого потенциала цепью последователь-. но соединенных п-Kàíàëüíbõ транзисторов..! 191 906

Составитель А.Степанов

Техред О.Неце Корректор M.Демчик

Редактор M.Äûïûí

Филиал ППП "Патенг", r.Óæãîðoä, ул.Проектная,4

Заказ 2164/46 Тираж 209 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5