Устройство для контроля микропроцессорной системы

 

Изобретение касается цифровой вычислительной техники и может быть использовано при построении микропроцессорных систем и микро-ЭВМ с кон±ролем. Целью изобретения является повьппение достоверности контроля, Ё устройстве осуществляется контроль . правильности функционирования микропроцессора на уровне микроциклов и . циклов и контроль правильности счи-г тывания информации из внешних устройств микропроцессорной системы. Устройство содержит ко бинационный преобразователь кода команды в код числа циклов и микроциклов, дешифраг тор, блок сравнения, буферный регистр, два счетчика, триггер отказов , коммутатор, четыре элемента ИЛИ, пять злементов И, элемент Ш1№- НЕ, 3 ил,, 2 табл. Од 4i 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК р 4 С 06 Р 11/00 (21) 3795827/24-24 (22) 13.07.84 (46) 23,02.86. Бюл, У 7 (72) Н. Ф. Сидоренко, В, С, Харченко, С, Н. Ткаченко, В. Б, Самарский, Г. Н. Тимонькин и Б, В. Остроумов (53) 681.3(088.8) (56) Дж, Коффрон, Технические средст-. ва микропроцессорных систем. N.

Мир, 1983, с. 145-169, рис. 5.6.

Авторское свидетельство СССР.

Р 765809, кл. & 06 F 15/00, 1980, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение касается цифровой вычислительной техники и может быть использовано при построении микро„.Я0„„121.3480 A процессорных систем и микро-ЭВМ с контролем. Целью изобретения является повышение достоверности контроля, В устройстве осуществляется контроль правильности функционирования. микропроцессора на уровне микроциклов и . циклов и контроль правильности счи-. тывания информации иэ внешних устройств микропроцессорной системы.

Устройство содержит комбинационный преобразователь кода команды в код числа циклов и микроциклов, дешифра тор, блок сравнения, буферный ре- . гистр, два счетчика, триггер отказов, коммутатор, четыре элемента

ИЛИ, пять элементов И, элемент ИЛИНЕ. 3 ил,, 2 табл.

1213480

Изобретение относится к цифровой вычисгительной технике и может быть использовано при построении микропроцессорных систем и микро-3ВМ с контролем, Цель изобретения — повьппение достоверности контроля.

На фиг. 1 представлена функциональная схема устройства для контроля микропроцессорной системы; на фиг. 2 и 3 - временные диаграммы, поясняющие работу устройства, Устройство (фиг. 1) содержит комбинационный преобразователь 1 кода команды в код числа циклов и микроциклов, дешифратор 2, блок 3 сравнения, буферный регистр 4, первый счетчик 5, второй счетчик 6, триггер 7 отказов, коммутатор 8, первый элемент

ИЛИ 9, первый элемент И 10, второй элемент ИЛИ 11, пятый. элемент И 12, третий элемент ИЛИ 13, второй элемент

И 14, элемент ИЛИ-НЕ 15, четвертый элемент И 16, третий элемент И 17, четвертый элемент ИЛИ 18, выходную шину 19 данных контролируемой микропроцессорной системы, выходную адресную шину 20 контролируемой микропроцессорной системы, группу выходов 21 синхронизации контролируемой микропроцессорной системы, группу управляющих выходов 22 контролируемой микропроцессорной системы, выход 23 разрешения ввода данных контролируемой микропроцессорной системы, первую выходную шину 24 синхронизации контролируемой микропроцессорной системы, выход 25 режима ввода слова состояния контролируемой микропроцессорной системы, выход 26 режима ожидания контролируемой микропроцессорной системы, выход 27 режима захвата контролируемой микропроцессорной системы, вторую выходную шину 28 синхронизации контролируемой микропроцессорной системы, выход 29 блока 3 сравнения, выход 30 пятого элемента И 12, выход 31 третьего элемента ИЛИ 13, выход 32 отказа (сбоя) устройства.

Комбинационный преобразователь 1 йода команды в код числа циклов и микроциклов предназначен для определения по коду слова состояния процессора соответствующего ему числа микроциклов в цикле и по коду командыколичества циклов в команде.

30i синхронизацией первого счетчика 5.1

Дешифратор 2 предназначен для определения по коду адреса ячейки блока памяти вида считываемой информации: команда или данные.

Блок 3 сравнения предназначен для формирования сигнала, указывающего на выставление . на шине адреса оче .

Ъ редного адреса. Буферный регистр 4 предназначен для хранения кодов адресов команды или данных, по которым осуществляется обращение к высшим уст ройствам.

Первый счетчик 5 предназначен для осуществления счета числа реализованных в команде циклов. Второй счетчик

6 предназначен для осуществления счета числа реализованных в цикле микроциклов. Триггер 7 отказа предназначен для формирования сигнала сбоя (отказа) объекта контроля, Коммутатор 8 предназначен для подачи сигнала результата контроля правильности выполнения циклов и команды на информационный вход триггера 7 отказов, Первый элемент ИЛИ 9 предназначен для формирования единичного сигнала при поступлении с выхода 20 адреса кода адреса команды, Первый элемент

И 10 предназначен для управления

Второй элемент ИЛИ 11 предназначен для формирования единичного сигнала . при установке в нуль первого счетчика 5, Пятый элемент И 12 предназначен для формирования сигнала управления коммутатором 8 и синхронизацией триггера 7 отказов. Третий элемент

ИЛИ 13 предназначен для формирования единичного сигнапа при обнулении второго счетчика 6. Второй элемент И 14 предназначен дгя управления синхронизацией второго счетчика- 6, Элемент ИЛИ-НЕ 15 предназначен для формирования разрешающего сигнала для четвертого элемента И 16. Четвертый элемент И 16 предназначен для формирования импульсов счета для второго счетчика 6. Третий элемент И 17 предназначен для формирования сигнала синхронизации триггера 7 отказа дри проверке содержимого второго счетчика 6. Четвертый элемент ИЛИ 18 предназначен для передачи сигнала синхро низации на соответствующий вход триггера 7 отказа, По входу данных устройства поступает информация с шины 19 данных

1213480.Таблица 1

1 0000000000000000 0000 ...001 в

1 0000000000000000 0000 ...001

2 0000000000000001 0000 ...000

1 0000000000000000 0000 ...001

2 0000000000000001 0000 ...000

3 0000000000000010 0000 ...000

) 0000000000000000

2 0000000000000001

3 0000000000000010

4 000000000000001 1

0 0 0 О ...0 0 1

О О 0 0 ...0 О 0

О 0 О 0 ...0 О 0

0000 ...000.

1 0000000000000000 0000 ...001

2 0000000000000000 0000 ...000

3 000000000000001 0 0000 ...000

4 000000000000001 1 0000 ...000

5 0000 0000000 00 1 00 0000 ...000 контролируемой микропроцессорной системы, По входу адреса устройства посту"т пает информация с адресной шины 20 микропроцессорной системы.

По группе выходов 21 синхронизации контролируемой микропроцессорной системы поступает последовательность импульсов „ (по шине 24 синхронизации) и g<-(по шине 28 синхронизации), которая поступает также на соответствующие входы синхронизации Т,, и Тд микропроцессора, С группы выходов 22 управления контролируемой микропроцессорной системы поступают сигналы, свидетельствующие о том. что шина данных микро

Из приведенной таблицы видно; что единичное значение сигнала на первом выходе дешифратора появляется только процессора, находится в режиме ввода данных, на шине данных микпропроцессора выставлено слово состояния процессора, в микропроцессоре отсут ствует режим ожидания и запрещено прямое обращение к памяти соответственно, Пример выполнения предлагаемого устройства (фиг. 1) приведен

10 для случая проверки правильности функционирования микропроцессорной системы, построенной.на базе микропроцессора типа K580 ° INTEL 8080 или другоro аналогичного, 15 Работа дешифратора 2 при реализации команд, содержащих от одного до пяти циклов, представлена в табл. 1.

А в первом цикле команды, когда на шине адреса выставлен код адреса команды. Во всех остальных циклах в

12!3480

Таблица 2

101001001

0 0 !

О 1 О I

101001110010

О 100

0011

О 1 О.

200110011

1 00 l I 103 0 01 1

211010011011

3 01 01010 01 1

001 1

00 I 1

0011

0011

00I 1

0001

100

1 00 100010

3 10 001000

4 00 01 000 1

1 О О

100

100

О 0 О

О 100

01 00

0011

001!

111100011101

200110011101

3 00 010001 101

41 I 011101101

500100010101

О

О соответствующих командах на шине адреса выставляется код адресов яче-, ек.памяти с данными, и поэтому значение соответствующего выходного сигнала дешифратора 2 равно нулю.

Как видно иэ табл. 2, единичное значение сигнала на разрешающем 45 выходе комбинационного преобразователя 1 появляется только при реализации команд переходов. Во всех остальных случаях значение сигнала на этом выходе равно нулю, что позволя- 50 ет блокировать работу устройства., .в случае поступления на вход мик -: ропроцессора кода команды перехода, Входы и выходы предлагаемого устройства однозначно соответствуют по 55 функциональному назначению и характеристикам входам и выходам микропроцессора.

Работа комбинационного преобразователя 1 кода команды в код числа циклов и микроциклов-при реализации одно-. двух- и трехбайтных команд представлена в табл. 2.

В устройстве контроль правильности функционирования микропроцессорной системы осуществляется следующим образом.

В первом микроцикле первого цикла на шине адреса и шине данных микропроцессора выставляется код адреса команды и код слова состояния процессора соответственно, По первому коду определяется, что адрес на шине . адреса микропроцессора является адресом команды. По второму коду опре-. деляется число микроциклов в первом цикле команды. В этом же микроцикле на выходе 25 системы появляется

l2l3480 нал, свидетельствующий о том, что на шине данных находится .код слова состояния процессора.

В очередном микроцикле по синхроимпульсу Ч„, поступающему на выход

24 синхронизации системы, код числа микроциклов, уменьшенный на единицу

13 т,е. число (К -1) поступает в счетчик 6, где М вЂ” число микроциклов

Ц в i-м цикле j-й команды. Это необходимо для того, чтобы запись этого кода осуществлялась во втором цикле команды, По импульсу V <, поступающему с

- выхода 28 синхронизации системы, происходит уменьшение содержимого счетчика 6 на единицу, Во втором цикле работы устройства с выхода 23 системы поступает единичный сигнал, свидетельствующий о том, что шина данных микропроцессора находится в режиме ввода информации, В третьем микроцикле работы микропроцессора на шину данных поступает код команды, считанной иэ блока памяти. По импульсу P в этом микроцикле произойдет зались числа. циклов в команде в счетчик 5.

По импульсу Ч произойдет уменьшение содержимого счетчика 6 на единицу. Так будет продолжаться до тех пор, пока счетчик 6 микроциклов не установится в нуль.

Это свидетельствует о том, что первый цикл команды выполнен, При этом произойдет уменьшение содержимого счетчика 5 на единицу.

Если реализуемая команда содержит один цикл, то после установки в нуль счетчика 6 должна произойти установка в нуль счетчика 5 при правильном функционировании микропроцессора, Если в работе микропроцессора были сбои (или возник отказ), то в первом микроцикле очередной команды оНН обнаруживаются следующим образом.

В этом случае содержимое счетчика 5, или счетчика 6. или обоих счетчиков будет отличаться от нуля. Коммутатор

8 будет открыт или по второму информационному входу, или по первому информационному входу, или по обоим одновременно, В первом микроцикле очередной команды по импульсу

1 с выхода 28 синхронизации системы на выходе элемента И 12 появится единичный сигнал, а через время t,,равное времени между передними фронтами импульса и импульсом иа выходе 25, 5 Hà выходе 25 системы появится также единичный сигнал.

В результате в триггер 7 отказа запишется единица и будет зафикси»

f0 рован факт отказа. Если сбоев (отка-. зов) в работе контролируемой системы не возникло, то работа устройства будет продолжена, В том случае, если команда.pea l5 лизуется за два и более циклов то . после реализации каждого цикла содержимое счетчика .6 должно быть равно.нулю, При этом происходит уменьшение содержимого счетчика 5. на еди-.

20 .ницу. Контроль правильности реализации микроциклов осуществляется подачей единичного сигнала на выходе 25 системы.

Если работа микропроцессора происхо» дила в цикле с нарушениями .то факт

Ф сбоя (отказа) . будет зафиксирован, .

Контроль правильности выполнения команды осуществляется нроверкой на равенство нулю содержимого счетчика

5 после того, как на шине адреса . микропроцессора будет выставлен код адреса очередной команды.

Устройство работает следующим образом, 35

В исходном, состоянии все элементы памяти устройства находятся в нулевом состоянии (входы начальной установки не показаны). Функционирование микроt процессора начинается после включения питания с выполнения первой команды программы, расположенной в блоке памяти в ячейке с, нулевым значением адреса, В первом микроцикле первого цикла на шике адреса будет вы45 ставлен код адреса первой команды реализуемой программы, а на шине данных — код. слова состояния процес сора. На выходы 24 и 28 контролиру. .. емок"системы поочередно поступают им50 пульсы „и У с соответствующих выходов генератора тактовых импульсов . контролируемой микропроцессорной системы. Через время t на выходе 25 системы появится единичный сигнал который откроет второй .элемент И 14

5 и третии элемент И 17 и поступит на первый управляющий вход коммутатора 8. На этом первый микроцикл работы устройства заканчивается.

1213480

1О

25

Код адреса первой команды поступит на вход дешифратора 2 и на выходе первого элемента ИЛИ 9 будет установлен единичный сигнал, который, 5 откроет первый элемент И 10 и пятый элемент И 42, Код слова состояния процессора, поступив на вход комбинационного преобразователя 1, преобразуется в

10 код числа микроциклов первого цик ла и поступает со второго информационного выхода преобразователя 1 на информационный вход счетчика 6.

С приходом первого импульса Ч„. второго микроцикла на выходе второго элемента И 14 будет сформирован единичный импульс синхронизации, в результате чего код (N " -1) числа

20 микроциклов запишется в счетчик 6.

С приходом второго импульса Ч. на выходе четвертого элемента И 16 будет сформирован единичный сигнал, по которому произойдет уменьшение на единицу содержимого счетчика 6., Через время. t единичный сигнал с выхода 25 системы снимается. Через время .С, равное времени задержки подачи сигнала "Разрешение записи" относительно импульса 1, на выходе

23 системы будет установлен единичный сигнал; На этом работа устройства на втором микроцикле завершается. с

При отсутствии сигналов "Ожидание" З5 и Захват" в,третьем микроцикле работы устройства на шине данных системы.: будет установлен код команды, считанной из памяти. Этот код команды по-, ступит на вход комбинационного пре40 образователя 1. Предположим. что счи1

".танная команда не является комайдой йерехода, Тогда с первого информационного выхода комбинационного преоб разователя 1 код числа циклон в команде

45 поступит на информационный вход счетчи- ка 5. Единичный сигнал с управляющего выхода комбинационного преобразователя 1 поступит на инверсный вход первого элемента И 10 и откроет его, 50

По импульсу 9„в этом микроцикле работы иа выходе первого элемента И 10 будет сформирован сигнал синхронизации и код числа циклов в команде будет записан в счетчик 5. По импуль-55 су 9< в этом микроцикле работы содер-, жимое счетчика 6 будет уменьшено на единицу. Через время t единичный сигнал на выходе 23 системы будет .снят.

В дальнейшем работа устройства продолжается следующим образом, В каждом микроцикле цикла команды по импульсу будет происходить уменьшение содержимого счетчика 6 на единицу.

При выполнении последнего цикла по импульсу р в этом цикле при правильном функционировании устройства должно произойти обнуление счетчика 6. При этом, после появления нулевого сигнала на выходе третьего элемента ИЛИ 14 произойдет уменьшение содержимого счетчика 5 на единицу. В случае, если реализуемая команда содержит один цикл, в очередном цикле на шине 20 адреса и шине

19 данных устанавливается соответствующая информация и работа устройства не отличается от описанной.

В том случае, когда реализуется команда с числом циклов более одного во втором цикле исполнения команды . на шине данных будет установлен код слова состояния процессора.

По импульсу (, во втором микроцикле этого цикла в счетчик 6 запишется код числа микроциклов во втором цикле выполнения команды. При отсутствии сбоев (отказов) работа устройства аналогична описанной. В том случае, если реализуемая микропроцессором команда является командой перехода, то после того как на шине данных будет установлен код, а с первого информационного выхода комбинационного преобразователя 1 на информационный вход счетчика 5 поступит код числа циклов в команде, на управляющем; выходе преобразователя появится единичньп» сигнал, который закроет первый элемент И 10. В результате будет запрещено формирование сигнала синхронизации счетчика 5, который вследствие этого останется в исходном (нулевом) состоянии. После реализации первого цикла команды перехода счетчик., 6 перейдет в нулевое состояние, Это состояние счетчиков 5 и 6, соответствующее исходному состоянию всего устройства в целом, будет поддержи -. . ваться до тех пор, пока микропроцес— сор не перейдет .к реализации команды, не являющейся командой перехода.

1213480

При возникновении сбоев (отказов) в работе микропроцессора в устройст— ве возможны следующие ситуации.

При реализации команд, содержащих один цикл, после реализации цикла счетчик 6 не устанавливается в нуль; после реализации цикла счетчики 5 и

6 не устанавливаются в"нуль; счетчик 6 устанавливается в нуль, а счет- 10 чик 5 — нет.

При реализации команд, содержащих более одного цикла после реализации

1. го цикла счетчик 6 не устанавливается в нуль, после реализации послед- 15 него цикла команды счетчик 6 .не устанавливается в нуль; после реализации последнего цикла команды счетчик 6 устанавливается в нуль, а счетчик

5 — нет; после реализации последнего цикла команды счетчики 5 и 6 не устанавливаются в нуль.

Если реализуется. команда, содержащая один цикл, то в случае, когда после его реализации счетчик 6 не устанавливается в нуль, на выходе

31 элемента ИЛИ 13 присутствует единичный сигнал, KATopb!H будет поступать на первый информационный вход 30 коммутатора 8, В очередном цикле соответствующая информация будет установлена на шине данных и шине адреса микропроцессора, Как и в случае отсутствия сбоев (от- 35 каэов) в первом микроцикле этого цикла на выходе 25 системы появится единичный сигнал, который поступит на первый управляющий вход коммутатора

8, формируя на его выходе единичный 40 сигнал, а также на открытый третий элемент ИЛИ 17. В результате этого по переднему фронту этого импульса в триггер 7 запииется единица н на выходе 32 устройства будет установлен 45 единичный сигнал.

В том случае, если после реализации цикла счетчик 6 установлен в нуль, а счетчик 5 нет, то единичный сигнал с выхода второго элемента ИЛИ 11 50 поступит на второй информационный вход коммутатора 8, В первом цикле очередной команды по импульсу Ч

2 с выхода 28 системы на выходе 30 второго элемента И 12 появится единичный 55 сигнал, который через четвертый . элемент ИЛИ 18 поступит на С-вход триггера 7.

Единичный сигнал. с выхода 30 поступит также на второй управляющий вход коммутатора 8, В результате чего на Д-вход триггера 7 поступает единичный сигнал. По переднему фронту синхроимпульса триггер 7 переходит в единичное состояние, В случае, когда после реализации цикла не произойдет установки в нуль ни счетчика 5, ни счетчика 6, то факт отказа будет зафиксирован как и во втором случае, Если реализуемая команда содержит более одного цикла и после реализации

i-го цикла счетчик 6 не установлен в нуль, то факт отказа будет зафиксирован как и в первом случае.

Ф

Если после реализации последнего цикла команды счетчик 6 не установлен в нуль, то факт отказа также будет зафиксирован по аналогии с первым случаем.

Если после реализации последнего у цикла команды счетчик 6 устанавли» вается в нуль, а счетчик 5 - нет то факт отказа будет зафиксирован также, как и во втором случае.

Если же после реализации последнего цикла не происходит установки в нуль ни счетчика 5, ни счетчика 6, то факт отказа будет зафиксирован : как и во втором случае, 1

Таким образом, в предлагаемом уст

/ роистве осуществляется контроль правильности функционирования микропроцессора на уровне микроциклов и циклов и контроль правильности считывания информации иэ внешних устройств микропроцессорной системы, Формула изобретения

Устройство для контроля микропроцессорной системы, содержащее дешифратор, первый счетчик, триггер отказа

1 пять элементов И и три элемента ИЛИ

l причем выходы дешифратора соединены с входами первого элемента ИЛИ, выход которого соединен с первым прямым входом первого элемента И, а выходы первого счетчика соединены с входами второго элемента.ИЛИ,. о т л и ч аю щ е е с я тем, что, с целью повышения достоверности контроля, устройство содержит комбинационный преобразователь кода команды в код чис- > ла циклов и микроциклов, второй счет"..

1213480

14 чнк, коммутатор, буферный регистр, блок сравнения, четвертый элемент

ИЛИ и элемент ИЛИ-НЕ, причем выход кода числа циклов в команде комбинационного преобразователя кода команды в код числа циклов и микроциклов соединен с информационным входом первого счетчика, выход кода числа микроциклов в цикле комбинационного 10 преобразователя кода команды в код числа циклов и микроциклов соединен с информационным входом второго счетчика, разрешающий выход комбинационного преобразователя кода команды 15 в код числа циклов и микроциклов соединен с инверсным входом первого элемента И, выходы второго счетчика соединены с входами третьего элемента ИЛИ, выход которого соединен со 20 счетным входом первого счетчика и первым информационным входом ком— мутатора, выходная адресная шина контролируемой микропроцессорной системы соединена с входом дешифра— тора, первым входом блока сравнения и информационным входом буферного регистра, выход буферного регистра соединен с вторым входом блока сравнения, выходная шина данных контро - 30 лируемой микропроцессорной системы соединена с входом комбинационного преобразователя кода команды в код числа циклов и микроциклов, выход разрешения ввода данных контролиру-, емой микропроцессорной системы со единен с вторым прямым входом первого элемента И, выход режима ввода слова состояния контролируемой микропроцессорной системы соединен с 40 первым входом второго элемента И, прямым входом третьего элемента И и первым управляющим входом коммутатора, выход режима ожидания кон.тролируемой микропроцессорной системы соединен с инверсным входом элемента ИЛИ-НЕ, выход режима захвата контролируемой микропроцессорной системы соединен с прямым входом элемента ИЛИ-HF. первая выходная шина синхронизации контролируемой микропроцессорной системы соединена с вторым входом второго элемента И, третьим прямым входом первого элемента И и входом синхронизации буферного регистра, вторая выходная шина синхронизации контролируемой микропроцессорной системы соединена с первыми входами четвертого и пятого элементов И, выход первого элемента

ИЛИ соединен с вторым входом пятого элемента И, выход блока сравнения соединен с третьим входом пятого элемента И, выход которого соединен с первым входом четвертого элемента

ИЛИ, инверсным входом третьего элемента И и вторым управляющим входом коммутатора, выход третьего элемента

И соединен с вторым входом четвертого элемента ИЛИ, выход которого соединен с входом синхронизации триггера отказа, выход коммутатора соединен с информационным входом триггера отказа, единичный выход которого является выходом отказа устройства, выход элемента ИЛИ-НЕ соединен с вторым входом четвертого элемента И, выход которого соединен со счетным входом второго счетчика, выход второго эле— мента И соединен с входом синхронизации второго счетчика, выход первого элемента И соединен с входом синхронизации первого счетчика, выход вто- рого элемента ИЛИ соединен с вторым информационным входом коммутатора, 1213480

2f 22 1У 20

l 213480

28

Составитель Ванюхин

Редактор Н. Данкулич .Техред С.Мигунова . .Корректор А. Зимокосов

Заказ 782/58 . Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д, 4/5

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4