Устройство для умножения элементов конечных полей

 

Изобретение относится к области вычислительной техники. Цель изобретения - расширение функциональных возможностей за счет реализации вычислительной операции обращения элементов конечных полей. Для этого устройство содержит дополнительно блок синхронизации, блок m сумматоров , группу ш элементов И, т-разрядные мультиплексоры, блоки трактируемых элементов задержки и матричного преобразования. Все блоки и-элементы соединены в соответствии с решаемой задачей, при этом блок синхронизации, блок трактуемых элементов задержки и блок матричного преобразования имеют свою схемную реализацию. Изобретение может быть применено при построении специализированных вычислителей для кодирования и декодирования кодов, корректирующих ошибки. 3 з.п. ф-лы, 6 ил. i (Л го ю Oi 4 4 СЛ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1226445

Ш4 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3782180/24-24 (22) 20.08.84 (46) 23.04.86. Вюл. N - 15 (72) Ю.В. Сулимов (53) 681.325(088.8) (56) Bartee Т.С., Schneider D.I.

Computation with Finite Fields.

Information and Control, v. 6, Ф 2, Типе 1962.

Авторское свидетельство СССР

Ф 1013950, кл. G 06 F 7/52, 1982. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЭЛЕМЕНТ0В КОНЕЧНЫХ ПОЛЕЙ (57) Изобретение относится к области вычислительной техники. Цель изобретения — расширение функциональных возможностей за счет реализации

I вычислительной операции обращения элементов конечных полей. Для этого устройство содержит дополнительно блок синхронизации, блок m сумматоров, группу m элементов И, m-разрядные мультиплексоры, блоки трактируемых элементов задержки и матричного преобразования. Все блоки и элементы соединены в соответствии с решаемой задачей, при этом блок синхронизации, блок трактуемых элементов задержки и блок матричного преобразования имеют свою схемную реализацию. Изобретение может быть применено при построении специализированных вычислителей для кодирования и декодирования кодов, корректирующих ошибки. 3 з.п. ф-лы, 6 ил.

1 12

Изобретение относится к вычислительной технике и может быть применено при построении специализированных вычислителей для кодирования и деко,дирования кодов, корректирующих ошибки.

Целью изобретения является расширение функциональных возможностей устройства за счет реализации вычислительной операции обращения элементов конечных полей.

На фиг. 1 приведена блок-схема устройства для умножения элементов конечных полей; на фиг. 2 — функциональная схема блока синхронизации при тп=б; на фиг. 3 — функциональная схема регистра одного из сомножителей и мультиплексора с тремя коммутируемыми m-разрядными входами; на фиг. 4 — схема соединений групп блоков матричного преобразования, блоков элементов И и блоков сумматоров; на фиг. 5 — схема блоков матричного преобразования; на фиг. б, — временная диаграмма работы устройства„

Устройство содержит регистры 1 и

2 первого и второго сомножителей„ группу 3 блоков 4 матричного преобразования, первую и вторую группы 5 и

6 соответственно блоков 7 элементов

И 8, первый и второй блоки 9 и 10 сумматоров 11 по модулю дна, выходной регистр 12, шину 13 единичного потенциала устройства, блок синхронизации 14, первый, второй и третий мультиплексоры 15-17, выход 18 первого сомножителя и обращаемого элемента, вход 19 второго сомножителя, выход 20 результата устройства, вход

21 признака режима работы устройства, выход 22 готовности устройства к выполнению вычислений, тактовый вход 23, тактовый выход 24 блока синхронизации, первую, вторую и третью группы управляющих выходов

25-27 соответственно блока синхронизации.

Блок синхронизации содержит триггер 28, регистр 29 сдвига, состоящий из двух ступенчатых тактируемых D-триггеров 30-34, элемент НЕ 35, блок 36 тактуемых элементов задержки, состоящий из элемента И 37 и. двух двухступенчатых тактируемых

D-триггеров 38 и 39. Блок 14 синхронизации содержит также первый, нторой, третий, четвертый элементы

И 40-43, первый и второй элементы

ИЛИ-HE 44 и 45.

26445 2

Z=(Z,,...,ZP =VV.

25>

4S

5Î

Каждый из мультиплексоров 15 и

16 содержит блоки 46-48 из m.элементов И 49 и блок 50 из m элементов

ИЛИ 51. Первые входы элементов И 49 блоков 46-48 являются группами первых, вторых и третьих коммутируемых

m-разрядных входов мультиплексоров

15 и 16, объединенные вторые входы элементов И 49 н каждом из блоков

46-48 являются группой 25 (26) управляющих входов мультиплексора 15 (16),. Выходы элементов ИЛИ 51 являются выходами мультиплексоров 15 и 16. В качестве мультиплексора 17 с двумя коммутируемыми ш-разрядными входами можно применить мультиплексор !5 или 16. В этом случае один, из блоков 46-48 можно исключить с заменой элементов ИЛИ 5 1 на двухнходоные элементы ИЛИ. Регистр сомножителей 1 (2) содержит m элементов

НЕ 52 и m IK-триггеров 53, ньгходы которых объединены и подключены к тактовому входу регистра 1(2) и к входу 23 устройства, прямые выходы тригерон 53 являются выходами регистра 1(2), входы I u K триггеров подключены к входам регистра непосредственно и через элементы НЕ 52, а входы подключены к шине нулевого потенциала устройства. Выходной регистр 1? имеет такие же состав и схему, что и регистры 1 и 2.

Группа блоков матричного преобразонания включает н себя (m-1) перестраиваемых блоков 4 матричного преобразования и коммутатор 54, коммутирующий в зависимости от значений коэффициентов f. =0,1, i-=l,..., m-1, порождающего многочлена F(x)=1+f х+

+f х2+ ...+f» >õ +х>, сигналы "0" или "1" на выходы коммутатора 54. Блок 4 матричнс>го преобразования содержит ш-1 двухвходоных элементов И 55 и ш-1 двухвходовых сумматоров 56 по модулю два.

Устройство может работать н двух режимах.

В первом режиме производится у-множение элементов конечного поля, вводимых н устройство по входу первого сомножителя V=(V,. ° .,7) и входу

> > второго сомножителя V=(V, Ч, „) Во втором режиме производится обращение (по умножению) элемента конечного поля, вводимого н устройст во по входу первого сомножителя, при .наличии сигнала "Обращение" на входе 21, т.е. нахождение элемента

В, обратного заданному элементу В по умножению

ВВ =В В=1

122б445 ка 2 .Вычисления производятся в соответствии с соотношением

r, "n ... I f (В) В В) В...В(=В =В

Реализация этих вычислений в устройстве осуществляется (m-1)-кратным выполнением операции вида

При выполнении операции умножения V V на выходах группы блоков матричного преобразования формируются сигналы, соответствующие элемен. там конечного поля випа где с(- — примитивный элемент поля

G1(2 ). Те из элементов с U,i=1, тп, которым соответствуют единичные компоненты сомножителя V, проходят на входы первого блока сумматоров, на выходах которого формируются сигналы Z-=(Z„,...,Е„„.), соответствующие сумме

Z= S» V ((. U), ! равной произведению Z=V U . Сигналы с выходов первого блока сумматоров поступают через третий мультиплексор и выходной регистр на выход результата устройства. Одновременно с этим сигналы, соответствующие

Z=U U поступают также на объединенные первые входы второй группы блоков элемента И, на вторые входы которых с выходов блоков матричного преобразования поступают сигналы, соответствующие тт - 1

U,о(Б,с(гU, ..., !:Е U, ...,с П

В результате этого на выходе второго блока сумматоров получается сумма элементов

Z, (с"- U), t=1 равная величине

ZU= (V U) U=V Uz

-!

Нахождение значения В осуществляется в устройстве путем вычисле т! ния (2 -2)-ой степени элемента R, — г которая равна В, так как В =1 для всех ненулевых элементов конечных полей характеристики два и поряд. (j !} г (i) iz (j i

10 состоящей в возведении в квадрат величины Z Z " ) на (J ) <) )-! z !)

В при начальных условиях (j=1)

Z =В, В =В (!) (!) и текущих условиях

;.i) ) В, при j=2 3,..., m-2, (1, при j=m — 1, (J)

При этом операнд В вводится в регистр первого сомножителя, а (j1 операнд Z — в регистр второго сомножителя при каждом новом значении 1=1,2,...,m-1. Это обеспечивает получение на выходах первого блока

30 сумматоров произведения (! (l (. )

2 =Z В а на выходах второго блока сумматоров — величины !

) (,) ) (,) 1) () ), ) () ()

r 1 (.)).12 (!)

=-(Е 1 Б

Выполнение (m-1) раз вычислений ()+!) r (i)a г (j

Z = tZ В с учетом начальных и текущих условий, обеспечиваемых соответствующим числом переключений цепей прохождения сигналов с помощью первого второго мультиплексоров и

45 блока синхронизации, приводит к получению на выходах второго блока сум,гг маторов величины В, равной зна-1 чению элемента конечного поля В обратного заданному.

50 Устройство работает следующим образом.

Сигналы тактовой частоты подаются постоянно через вход 23 устройства на регистры 1 и 9 и блок 14 синхронизации. С выхода блока 14 синхронизации инвертированные сигналы тактовой частоты поступают на тактовый вход регистра 12.

3 1

В исходном положении и после окон чания вычислений по обращению элементов конечного поля триггер 28 блока 14 находится в "нулевом" состоянии и с его инверсного выхода выдается сигнал "Единица", соответствующий "Готовности устройства к работе". Сигнал "Готовность" снимается на ш тактов лишь при переводе устройства в режим работы "Обращение" при поступлении на вход 21 сигнала признака режима работы "Обращение". При отсутствии на входе 21 устройства сигнала "Обращение" и при наличии на выходе 22 устройства сигнала Готовность" устройство переводится в режим 1Умножение".

В режиме "Умножение" триггер 28, триггеры 30-34 и 38 и 39 находятся в "нулевом" состоянии. Это определяет появление по одному "единичному" сигналу в каждой из групп зыходов 25-27 блока 14 управления.

Такая комбинация сигналов в группах выходов 26-27 блока 14 синхронизации обеспечивает прохождение на выход каждого из мультиплексоров

16-17 сигналов по следующим коммутируемым входам: для мультиплексора 15 — сигналы первого сомножителя по первым коммутируемым входам; для мультиплексора 16 — сигналы второго сомножителя по вторым коммутируемым .входам; для мультиплексора 17 — сигналы с выходов первого блока 9 многовходовых сумматоров по первым, коммутируемым входам.

Сигналы с выходов мультиплексоров

15-17 записываются по заднему фронту сигналов тактовой частоты соответственно в регистры 1, 2 и 12. При этом в регистр 1 вводится первый сомножитель V в регистр 2 — второй сомножитель U в регистр 12 — результат вычислений в предыдущем такте работы.

226445 Ь ветствующие следующим значениям элементов поля: и 0

30

50

Сигналы с выходов регистра 2 второго сомножителя поступают на входы группы 3 блоков 4 матричного преобразования, включенных последовательно друг за другом, В блоке 4 матричного преобразования производится умножение поступившего íà его вход операнда на примитивный элемент И конечного поля. На в выходах группы

3 блоков 4 образуются сигналы, соотСхема блока 4 матричного преобразования является перестраиваемой в зависимости от вида порождающего многочлена F(х). Перестройка блока обеспечивается с коммутатором 54.

С j-го выхода коммутатора 54 выдается " 1", если соответствующий ему по порядку коэффициент f . заданного

1 многочлена Р(х) равен единице, и выдается "О", если f =О. Вследствие этого сигналы с тех >-х входов блока 4, i=1,..., ш-1, для которых

f =0, проходят через вход и выход сумматора 56 íà (i+ 1)-й выход блока

4 без изменений, а сигналы с входов, для которых f. -1, проходят (i+1)-й выход блока 4 в виде суммы их с сигналом на m-м входе блока 4.

Сигнал с ш-ro входа поступает на вторые входы сумматоров 56 через первые входы и выходы тех элементов

И 55, на вторые входы которых поступает единица из коммутатора 54.

Сигнал с m-го входа блока 4 всегда подается также на выход первого разряда этого блока. Такая схема блока 4 матричного преобразования обеспечивает умножения входного операпда на примитивный элемент oL конечного поля, задаваемого многочленом

F(x) .

Сигналы с выходов группы 3 блоков 4 матричного преобразования поступают на входы сумматоров 11 блока 9 через те блоки 7 элементов

И 8 группы 5, в которых на первые входы элементов И 8 подается единичный сигнал с выхода соответствующего разряда регистра 1. Если же на первые входы элементов И 8 какоголибо блока 7 подается нулевой сигнал с выхода регистра 1, то нули с выхоца элементов И 8 данного блока 7 не изменяют результата суммирования на выходе блока 9 сумматоров, который равняется произведению первого 7 и второго Б сомножителей

Сигналы с выхода сумматоров 11 поступают через открытые первые ком1226445 8

t

i=1 мутируемые входы и выходы мультиплексора .17 на входы вьгходного регистра, в который они записываются по заднему фронту сигнала тактовой частоты следующего такта и далее подаются на выход 20 результата устройства. Кроме того, сигналы с выхода сумматоров 11 поступают также на первые входы элементов И 8 блоков 7, Сигналы с выходов группы 3 блоков 4 матричного преобразования поступают также на входы блока 10 сумматоров через те блоки 7 элементов, которым соответствует .единичный сигнал на первых входах элементов И.

В результате на выходах блока IO сумматоров образуется произведение, равное с

I-1 (d U) =(V U) U=V U

Коммутируемым входом мультиплексоры 16 и 17 соединяются с выходами своих мультиплексоров в соответствии с временной диаграммой (фиг. 6) только в режиме "Обращение" и остаются всегда отключенными от выходов мультиплексоров при выполнении устройством операции умножения.

Перевод устройства в режим работы "Обращение" задается подачей единичного сигнала на вход 21 устройства. Этот сигнал поступает на установочный вход S триггера 28 .блока

14 управления и переводит триггер в единичное состояние, снимая тем самым сигнал "Готовность устройства к работе" на выходе 22. Единичный сигнал с триггера 28 поступает на вход регистра 29. В результате этого и под воздействием сигналов тактовой частоты триггеры 30, 31-34, 38, 39 регистра 29 и блока 36 тактируемых элементов задержки начинают последовательно переключаться в единичное состояние. Совпадение единичных сигналов на входах элементов

И 42 и 43 в группах выходов 25 и 26, а также 27 происходит изменение состояний отдельных выходов с нулевого на единичный и обратно. При этом в единичном состоянии всегда будет не более одного выхода из группы.

Сигналы в группах выходов 25-27, поступающие на управляющие входы мультиплексоров .15-1.7, обеспечивают прохождение сигналов с одного из

55 трех (для мультиплексоров 15 и 16) или двух (для мультиплексора 17) коммутируемых ш-разрядных входов на выход мультиплексоров в соответствии с временной диаграммой (фиг. 6). При этом в мультиплексоре 15 в течение первого такта цикла обращения производится подключение на выходы первых входов, по которым с выхода 18 устройства поступает обращаемый элемент В. В течение последующих m-3 тактов на выход мультиплексора 15 коммутируются его третьи входы, подключенные к выходу регистра 1 первого сомножителя. В результате с выхода регистра 1 в течение первых m-2 тактов цикла обращения на входы группы 5 блоков 7 элементов И 8 будет выдаваться элемент В. На время (m-1)-ro такта через мультиплексор

15 разрешается прохождение в регистр

1 сигналов с датчика 13 единицы, соответствующих элементу конечного поля "единица" (комбинация двоичных сигналов: 1, О, ..., О с одной "1" в младшем разряде и m-1 "О" в остальных разрядах).

В мультиплексоре 16 в первом такте цикла обращения происходит передача на выходы мультиплексора сигналов с первых коммутируемых входов, подключенных к выходу 18 устройства, в результате в регистр 2 вводится обращаемый элемент В. В течение следующих m-2 тактов через третьи коммутируемые входы мультиплексора 16 на входы регистра 2 подключаются сигналы с выходов сумматоров 11.

Через мультиплексор 17 во время первых (тп-2) тактов цикла обращения запрещается выдача сигналов с выходов блока 9 и 10, так как ни на одном из выходов 27 в течение всего указанного времени не будет единичного сигнала, а на (m-1)-м также на мультиплексор 17 подается управляющий сигнал, разрешающий прохождение на выходной регистр 12 сигналов с выхода блока 10 сумматоров, которые будут соответствовать элементу

2 2б- 2 -1

В =В =В

В начале m-ro такта цикла обращения единичный сигнал с выхода триггера 39 блока 36 поступает на установочные входы триггера 28 и всех триггеров регистра 29 и переводит их в нулевое состояние. В результате этого на выходе 22 появляется сигнал "Готовность устройства к работе"

9 12 и производится переключение мультиплексоров 15-17 в исходное положение соответствующее режиму "Умножение".

Введение в состав устройства для умножения элементов конечных полей дополнительных указанных блоков расширяет функциональные возможности устройства умножения путем реализации операции обращения элементов конечных полей. Это позволяет строить универсальное вычислительное устройство, обеспечивающее выполнение всех возможных вычислительных операций (умножения, обращения и сложения), необходимость в которых возникает, например, при кодировании и декодировании кодов, построенных надконечными полями характеристики два, без применения дополнительного сложного оборудования для обращения элементов конечных полей.

26445 10

2С!

m) элементов И второй группы подключены i-му выходу первого блока сумматоров, выход j-го блока матричного преобразования соединен с вторым входом (1+1)-ro блока элементов И второй группы, выходной регистр тактовый вход которого подключен к . второму выходу блока синхронизации, три m разрядных мультиплексора, 1 группы управляющих входов первого, второго,, третьего мультиплексоров подключены к выходам соответственно первой, второй и третьей групп блока синхронизации, первая группа информационных входов первого мультиплексора соединена с первой группой информационных входов второго мультиплексора и подключена к группе входов первого сомножителя устройства, вторая группа информационных входов первого мультиплексора подключена к выформула изобретения

1. Устройство для умножения элементов конечных полей, содержащее регистры первого и второго сомножителей, тактовые входы которых подключены к тактовому входу устройства, группу блоков матричного преобразования, первый блок сумматоров, первуо группу jm,áëoêîâ элементов И, первые входы m блоков элементов И первой группы подключены к соответствующим выходам регистра первого сомножителя, выход i-го (i=i,2...,,m) блока элементов И первой группы подключен к i-му входу первого блока сумматоров, выход j-го блока матричного преобразования (j =1,2,,m-1) соединен с входом (j+ 1)-го блока матричного преобразования и с вторым входом (1+1)-ro блока элементов И первой группы, о т л и ч а ю щ е— е с я тем, что, с целью расширения функциональных возможностей устройст ва за счет реализации операции обращения элементов конечных полей, оно дополнительно содержит блок синхронизации, вход здания режима которого подключен к входу признака режима работы устройства, тактовый вход блока синхронизации соединен с тактовым входом устройства, первый выход блока синхронизации подключен к выходу признака готовности устройства, второй блок из m сумматоров, вторую группу из m блоков элементов

И, первые входы i-ro блока (i=-1, 2, 2с

3f

4. ь

5О ходам регистра первого сомножителя, информационные входы которого подключены к выходам первого мультиплексора, третья группа информационных входов которого подключена к шине единкчноге потенциала устройства, информационные входы регистра второго сомножителя подключены к выходам вторсго мультиплексора, вторая группа информационных входов которого подключена к гругпе входов второго сомножителя устройства, третья группа информационных входов второго мультиплексора подключена к выходам второго блок» сумматоров и к первой группе информационных входов третьего мультиплекс:ора, выходы которого подключены к информационным входам выходного регистра, выход которого подключен к выходу результата устройства, выходы элементов H j-го блока второй группы подключены к соответствующим

i-м входам второго блока сумматоров, выходы первого блока сумматоров подключены к второй группе информационных входов третьего мультиплексора, при этом настроечные входы устройства подключены к входам задания порождающего полинома поля блоков матричного преобразования.

2, Устройство по п.1, о т л.и ч а ю щ е е с я тем, что блок синхронизации содержит триггер, (m — 1)— разрядный регистр сдвига, блок так— тирующих элементов задержки, четыре элемента И, два элемента ИЛИ-HF, элемент НЕ, вход которого подключен

1226445

12 к тактовому входу регистра сдвига и к входу тактовой частоты блока синхронизации, а выход подключен к второму входу блока синхронизации и к тактовому входу блока тактируемых элементов задержки, при этом первый, второй входы первого элемента И, а также первый вход второго элемента И подключены соответственно к прямому выходу триггера (m-2)-го разряда, инверсным выходам триггеров (m-1)-го . и (m-2)-ro разрядов регистра сдвига, второй вход второго элемента И подключен к первому входу четвертого элемента И и к прямому выходу триггера первого разряда регистра сдвига, инверсный выход триггера первого разряда регистра сдвига подключен к первому входу третьего элемента И, второй вход которого подключен к ин- 2О формационному входу регистра сдвига и к прямому выходу триггера, а второй вход четвертого элемента И подключен к второму входу первого элемента И, вход установки триггера в единичное 25 состояние подключен к входу признака режимы работы блока синхронизации, выходы первого и второго элементов И подключены к входам первого элемента

ИЛИ-НЕ, а выходы третьего и четвертого элементов И вЂ” к входам второго элемента ИЛИ-НЕ, прямой выход триггера (m-1)-го разряда регистра сдвига подключен к первому информационному входу блока тактируемых элементов за35 держки, первый управляющий выход которого подключен к установочным в состояние "0" входам регистра сдвига и триггера, инверсный выход триггера подключен к выходу признака готовнос- 40 ти устройства, выходы первого элемента ИЛИ-НЕ, первого и второго элементов И подключены к первой группе управляющих выходов блока синхронизации, выходы третьего элемента И, второго элемента ИЛИ-НЕ, четвертого элемента И вЂ” к второй группе управляющих выходов, а два управляющих выхода третьей группы подключены соответственно к инверсному выходу триггера и к второму выходу блока тактируемых элементов задержки, второй информационный вход которого подключен к выходу (m-2)-го разряда регистра сдвига.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок матричного преобразования содержит (m — 1) элементов И, (m-1) сумматоров по модулю два и коммутатор, первый информационный вход которого подключены к шине единичного потенциала, второй информационный вход — к шине нулевого потенциала, а управляющий вход — к входу задания порождающего полинома поля, первые входы j-x сумматоров по модулю два подключены соответственно к входам блока, вторые входы j-x сумматоров по модулю два подключены к выходам j-х элементов И, первые входы которых подключены к соответствующему j-му информационному выходу коммутатора, вторые входы элементов И подключены к

m — му входу и к первому выходу блока, остальные (m-1) выходы блока образуют соответственно выходы (m-1) сумматоров по модулю два.

4. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок тактируемых элементов задержки содержит элемент И, первый и второй триггеры, тактовые входы которых подключены к тактовому входу блока тактируемых элементов задержки и к первому входу элемента И, выход которого подключен к тактовому выходу блока тактируемых элементов задержки, и второй вход — к прямому выходу первого триггера, сигнальный вход которого подключен к первому информационному входу блока тактируемых элементов задержки, информационный выход которого подключен к прямому выходу второго триггера, а второй информационный вход — к сигнальному входу второго триггера, входы установки в состояние "0" первого .и второго триггеров подключены к шине нулевого сигнала устройства.

1226445 фиа Ч

Вх. 23

Вх. 21

Вых. 22

Sx. 19

Вых. ад

Bblx. T30

Вых. Т у

8@к. 7Я7

Рьц. Т32

33 алых. Ту

Вых Т38

Р4ульти— плексор 15

Мультиплексор Я

Мультиплексор 17 бых. рег. 1

Вых. рег. 2

Вых. рег. 12

Рык. груп. Я

Вык. дл. 9

Яых дл. 10

„.рог. б

Составитель В. Смирнов

Редактор Т. Кугрьппева Техред В.Кадар Корректор С.Шекмар.

Заказ 2134/48 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 (роизводственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4