Устройство для умножения

 

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных машийах и устройствах последовательнопараллельного дейст вия работающих в позиционной и избыточной системах счисления, а также в специализированных устройствах цифровой обработки сигналов в реальном масштабе времени. Целью изобретения является повьшение быстродействия. Устройство для умножения содержит комбинационный сумматор , элемент И, три элемента ИЛИ, регистры порядка и мантиссы мйожимого и частичных произведений, с умматор по модулю два, блок элементов ШШ, преобразователь кодов, состоящий из четырех элементов И и двух элементов ИЛИ, а также входы и выходы знакоразрядных кодов схемы сдвига мантиссы произведения и схемы анализа модуля первого частичного произведения, состоящие из элементов И-ИЛИ, что позволило сократить дополнительную задержку на нормализацию мантисЪы результата . 2 ил. (Л с ю IvD Oi 4 4

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (5D 4 G 06 F 7 52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

/ Iry,, ОПИСАНИЕ ИЗОБРЕТЕНИЯ ц

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

*- .. (21) 3796024/24-24 (22) 29.09.84 (46) 23.04.86. Вюл. Ф 15 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) B.Â.Ëèñóíåíêî, Т.А.Матвеева и В.М.Тарануха (53) 681.325(088.8) (56) Авторское свидетельство СССР .

У 999045, кл. G 06 Р 7/52, 1981.

Авторское свидетельство СССР

У 868751, кл. G 06 F 7/49, 1979. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к области зычислительной техники и может быть использовано в вычислительных машинах и устройствах последовательнояараллельногодействия,работающих в позиционной и избыточной системах

„„Я0„„1226447 А счисления, а также в специализирован- ных устройствах цифровой обработки сигналов в реальном масштабе времени.

Целью изобретения является повышение быстродействия. Устройство для умножения содержит комбинационный сумматор, элемент И, три элемента ИЛИ, регистры порядка и мантиссы мйожимого и частичных произведений, сумматор по модулю два, блок элементов ИЛИ, преобразователь кодов, состоящий иэ четырех элементов И и двух элементов

ИЛИ, а также входы и выходы знакоразрядных кодов схемы сдвига мантиссы произведения и схемы анализа модуля первого частичного произведения, со- Я стоящие из элементов И-ИЛИ, что позволило сократить дополнительную задержку на нормализацию мантиссы результата. 2 ил.

1226447.

Действие над порядками

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных машинах и устройствах последовательно-параллельного действия, работающих в позиционной и избыточной системах счисления, а также в специализированных устройствах цифровой обработки сигналон н реальном масштабе времени.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 представлена структурная схема устройства для умножения, на фиг. 2 — функциональные схемы блоков сдвига мантиссы произведения и анализа первого частичного произведения.

-Устройство для умножения (фиг.1) содержит информационные входы 1 и 2 множителя в знакоразрядном коде устройства, три элемента ИЛИ 3-5, элемент И 6, регистры множимого 7, порядка множимого 8, частичных произведений 9, сумматоры по модулю два 10 и частичных произведений 11,преобразователь 12 позиционного кода в знакоразрядный, блоки сдвига мантиссы произведения 13 и анализа первого частичного произведения 14, группу элементов ИЛИ 15, четыре элемента

И 16- t9 преобразователя 12, два элемента ИЛИ 20 и 21 преобразователя 12, вход 22 признака нормализации мантиссы произведения устройства, входы признаков ввода 23 и выдачи 24 мантиссы устройства, входы признаков ввода 25 и выдачи 26 порядка устройства, нход 27 сброса устройства, вход 28 признака выделения порядка множителя, выходы 29 и 30 знакоразрядных кодов результата устройства.

Блок 13 сдвига мантиссы произведения (фиг. 2) содержит группу элементов И-ИЛИ 31

Блок 14 анализа первого частичного произведения (фиг. 2) содержит элемент И-ИПИ 32.

Апгоритм выполнения операции умножения, начиная со старших разрядов над мантиссами МВ (множимое, представленное н обычной двоичной системе счисления) и ша (множитель в знакоразрядной системе счисления), имеет вид па Пв.С=йха, где а=2 ша, В=2 МВ пс. S па пь па =2 mC=(2 MB) х(2 ша) =2 х хМВ х ma.

ПС=ПВ + Па;

Я =ПВ + Па; !

S =2(Б -4ПС,, )+Па(а+2); (Б )= (3H3, ЗП2, 3itt, 1p) Действие над мантиссами

mC--МВ х ma;

1 тпрр =МВх ma

mZ =2 (mZ -4тпС<,,1) +МВ х ma< (+

t Z )= :H3, ЗН2, 3Н1, 1p) ;20

1„если f Z );3

m .= — 1 если (Z )с — 3 с

Π— в остальных случаях;

-1 г.с, если 2

1 -1

30 mc 2mc, если /mZ /< 2 О, если 2 /mZ /с1;

21П = .— 1, если /тпрр /(2 где П

35 т-и разряд порядка произведения в дноично-избыточном коде; -й разряд мантиссы произведений т=0,1,2,..., n; порядок произведения н позиционном коде; мантисса операнда (a) в двоична-избыточном коде;

j. — é разряд мантиссы операнда (а); мантисса операнда (В) н позиционном коде, нормализованная; промежуточная сумма порядков в позиционном коде; выделенные четыре старших разряда промежуточной суммы порядков) (i + 1)-е значение мантиссы частичного произведения в обычной двоичной системе счисления; -й разряд мантиссы произведения в знакоразрядной тпс,Пс

45 МВ

mZ

10 1, если (S 1) 3 (S" 1 (-3

П = — 1, если

Π— в остальных случаях.

20 виде 1 О, +1) 3 12264 избыточной системе счисления х=0,1 2, ;,п;

I + Q (Е 1 — выделенные три знаковые и один старший значащий раз-. ряд мантиссы произведения;

mÑ вЂ” нормализованное значение н мантиссы произведения;

/mZ / — модуль первого частичного произведения в позиционной системе счисления; 10 д П, — приращение порядка произведения; ша. — (i+1)-й разряд мантиссы

+ 1 множителя в знакоразрядной системе счисления.

Устройство для умножения работает следующим образом.

Регистр 9 сброшен по входу 27 в нуль. Код порядка множимого в позиционном коде записан по входу 25 в регистр 8, а мантисса, множимого по входу 23 — в регистр 7. При выполнении операции над порядками в первом такте подается сигнал на вход 17 выделения порядка множителя и одновременно информация перезаписывается по сигналу, поступающему на вход 26 из регистра 8 в К-старшие разряды регистра 9, с выхода которого выдается порядок множимого параллельным кодом

30 в позиционном коде, сдвинутый в сторону старших разрядов на входы сумматора 11.

На входы суммирования и вычитания сумматора 1", поступает старшими разрядами вперед порядок множителя в избыточном коде в виде знакоразрядных кодов по входам 1 и 2, который также поСтупает на вход четвертого старшего разряда первого слагаемого сумматора

11 через элемент ИЛИ 4 и открытый элемент И 16. В зависимости от знаковых разрядов порядка множителя в избыточном коде сумматор 11 настраиваетея на суммирование (вычитание) единичного разряда с полноразрядным кодом порядка множимого в позиционном коде.

С приходом каждого последующего, начиная со старшего, разряда множителя, промежуточная сумма порядков поступает с выхода регистра 9 на вход сумматора 11 со сдвигом на один разряд в сторону старших разрядов. Из сумматора 11 информация поступает через блок 13 сдвига в преобразователь 12 кода, где она преобразуется из позиционного кода в знакоразрядный и выдается на выходы 29 и 30 в виде 0, +1).

При этом (+1) видается на выход, тог—

47 4 да вычисленная сумма S >, +3), а (— 1), когда (S " -3) . При выдаче (+1) вырабатывается сумматором 10 коррекции промежуточной суммы порядков с (+) на (-), при вьдаче (— 1) вырабатывается коррекция с (-) на (+), причем коррекция вырабатывается только тогда, когда сумма по модулю меньше 4. По окончании выполнения операции над порядками снимается сигнал, поступающий на вход 28.

При выполнении операции умножения мантисс мантисса множимого MB в каждом такте выдается из регистра 7 по сигналу, поступающему на вход 24 и подается параллельным кодом на одни входы сумматора 11. На входы суммирования и вычитания сумматора 11 поступает старшими разрядами вперед ман— тисса множителя ma в виде знакоразрядного кода по входам } и 2. Если

ma, =1, то в сумматоре 11 суммируется множимое mB с содержимым регистра 9.

Если ma1=- — 1, то вычитается. При умножении на второй разряд множителя производится перезапись информации из регистра 9 в сумматор 11 со сдвигом на один разряд влево и т.д.. Таким образом, в каждом такте множимое

МБ передается в сумматор, если ma,. =

=+1, либо не передается, если та =О, и сумма сдвигается на один разряд в сторону старших. Четыре старших разряда промежуточной суммы частичных произведений из сумматора 11 через блок 13 сдвига поступает на входы преобразователя 12 кода, где информация из позиционного кода преобразуется в знакоразрядний и видается на выходы 29 и 30 в

Нормализация мантиссы mC осуществляется в первом такте по сигналу, поступающему на вход 22. Если выполняет1 ся)mZ ((—,то блоком 14 анализа выдается отрицательное приращение порядка (ДПс = — 1), которое поступает через элемент 21 преобразователя 12 на выход 30. Кроме того, ДПс = -1 поступает на входы регистра 7 и блока 13 сдвига. При этом происходит сдвиг в регистре 7 множимого МВ и сдвиг блоком 13 сдвига суммы частичных.произведений на один разряд влево, что равносильно умножению вычис— ленной мантиссы на два.

1226 1 !7

Фо рм ул я и за бр ет ен ия

Устройство для умножения, содержащее регис.тры мнажимого, порядка мнажимага и частичных произведений, сумматор по модулю два, группу элементов ИЛИ, три элемента ИЛИ, элемент

И, цреобр !зовятель позиционного кода в знакоразрядный и сумматор частичных праизведени!!, входы суммирования !

О и ны -!ита!!ия которого соединены соответственно с первым и вторым информационными входами множителя в знакорязрядпом каде устройства и первым и «тарым входами первого элемента И:ПI, выход которого соединен с перг!ы!! г!ходом первого элемента И, второй вход каторага соединен с входом признака и

И.::!1 группы, первые входы которых :-аединены соответственно с выходами регvicTpd. порядка множимаго, вхо;; счи-.Ывяния порядка котарога соедип!е!: с входам признака выдачи порядка ус-.— ройствя, вход признака ввода !;Орядкя которого соединен с входам записи порядка регистра порядка мнажимога, >

vторой вход первого элемента ИЛИ руппь соединен с выходом cóìbràòîðe по модулю два, вхад первога слагаемого которого соединен с выходом третьего элемента ИЛИ, первый и второй входы 55 которого соединены соответственна с первым и вторым вь!ходами преобрязовя--еля позиционного кода в знакаразряцный, а второй вход второго слягяемо— га сумматора по модулю два соединен с первым информационным вхоцом ripeобразователя позиционного кода в знакаразрядный, второй информационный вход которого соединен с вторым входам втооаго элемента ИЛИ группы,. второй вход третьего элемента ИЛИ которой соединен с третьим инфармацио:!ньгм входом преобразователя позиционного кода в знакоразряцный, вход сброса устройства соединен с входа сброса регистра частичных произведений, входы признаков ввода и выдачи мантиссы устройства соединены саот-!етственпо с входами записи и считывя!и-;я мантиссы регистра мнажимого, О т л и ч а ю щ е е с я тем, чта, цель-о повышения быстродействия,, в него введены блок сдвига мантиссы произведения, содержащий группу э reменган И-ИЛИ, и блок анализа пер;!Ого час;.ичнаго произведения, содержащий элемент И-ИЛИ, выход которого соединен с входом младшего разряда регистра множимога, четвертым информационным входом преобразователя -озицианного кода в знакоразрядный !! первыми входами всех элементов

И-11!1И группы блока сдвига мантиссы прапз ведения, вторые входы каторьгх

:.Ое,!!инены с соответству)ощими разрядными выходами сумматора частичных произведений„ выходы четырех старших разрядов которого соединены саатветственна с четырьмя инверсными и чe òû! ðüìÿ прямыми вхоцами элемента

H — ИЛИ алака анализа первого частичного прог!зведения, управляющий вход которого соединен с входам признака нормализации мантиссы произведения устройства, выход первого элемента

H-И IH . .-руппы блока сдвига мантиссы произведения соединен с пятым информяциаьч!ым входом преобразователя пав зиционнаго кода в знака азрядный, вход второго слагаемого сумматора по мацу!по двя соединен с выходом второго >лемента И-ИЛИ группы блока сдвига мантиссы произведения, выхадыпослед ющих элементов И-ИЛИ группы, кроме последнего, соединены соответстнекио с вторыми входами элементов

ИЛИ группы, начиная с второго элемен:а HJIH, вход младшего разряда регистра частичных произведений соединен с выходам последнего элемента И-ИЛИ блана сдви! а мантиссы произведения, 722б447 первый и второй выходы знакоразрядных кодов результата устройства соединены соответственно с первым и вторым выходами преобразователя позиционного кода в знакоразрядный.

1226447

Составитель Е. Захарченко

Редактор Т. Кугрьппева Техред В.Кадар Корректор С.Шекмар

Заказ 2134/48 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Пр и зводственно-полиграфическое предприятие,, г. Ужгород, ул. Проектная, 4