Преобразователь последовательного кода в параллельный

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) А1 (59 4 Н 03 М 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,./ ,ф j

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3798268/24-24 (22). 04. 10.84 (46) 07.05.86. Бюл. Н 17 (72) Ю.П.Рукоданов и Л.В.Друзь (53) 681.325 (088.8) (56) Авторское свидетельство СССР

Ф 822175, кл. С 06 F 5/04, 1981.

Авторское свидетельство СССР

У 924696, кл. G 06 F 5/04, 1982. (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ

:(57) Изобретение относится к вычислительной технике и может быть использовано для передачи бинарной информации с помощью сигналов трех

).."овней напряжения между ЭВМ и периферийными устройствами, находящими- " ся на больших расстояниях одно от другого. Целью изобретения является повышение достоверности передачи информации в виде сигналов трех уровней напряжения (+U,-U,О) за счет выделения логического значения " 1" или

"0" из двухполярных импульсов, подсчета числа бит в преобразуемом слове, контроля двоичного кода преобразуемого слова по четности, временного контроля преобразования, фиксирующего его начало и конец. Преобразователь содержит согласующий трансформатор, два однополупериодных выпрямителя, два элемента задержки, три элемента И, триггер, элемент ИЛИ,. сдвиговый регистр, счетчик, дешифратор, счетчик по модулю два, два таймера, вход и три выхода. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано для передачи бинарной информации с помощью сигналов трех уровней напряжения между ЭВМ и периферийными устройствами, находящимися на больших расстояниях друг от друга.

Целью изобретения является повышение достоверности передачи информации в виде сигналов трех уровней напряжения (+Ч,-U,О) за счет выде ления логического значения " ?" или

;"О" из двухполярных импульсов, подсчета числа бит в перобразуемом слове, контроля двоичного кода преобразуемого .слова по четности, временного контроля преобразования,фиксирующего его начало и конец.

На фиг.1 дана функциональная схема устройства; на фиг.2 — временные диаграммы работы устройства.

Преобразователь содержит согласу- ющий трансформатор 1 первый и второй однополупериодные выпрямители 2 и 3, первый элемент 4 задержки, второй элемент 5 задержки, второй элемент

И 6, третий элемент И ?, триггер 8, элемент ИПИ 9, сдвиговый регистр-10, счетчик 11, дешифратор 12, первый элемент И 13, счетчик 14 по модулю два, первый таймер 15, второй таймер 16, вход 17 устройства, первый, второй и третий выходы 18 — 20 устройства.

Устройство работает следующим об-. разом.

В исходном состоянии при включении питания и отсутствии сигналов на выходе элемента ИЛИ 9 включается таймер 15, который через заданное время с< вырабатывает на своем выходе сигнал, устанавливающий в нулевое положение счетчики 11 и 14 и таймер 16 (фиг.2н).

Входное слово информации подается на вход 17 устройства последовательно бит за битом, начиная с первого разряда слова. При этом входные сигналы определяются тремя уровнями напряжения: +U -U, О. Информация в течение бит-интервала Т представляо ется двухполярными импульсами и соответствует фиг.2а.

Информационный бит "1" кодируется. как последовательное состояние уровней +U» -U О, информационный бит "0" кодируется как последовательное состояние уровней -U +U О. Двух1229968 2 полярный импульс бита пода тся на вход согласующего трансформатора 1.

Согласующий трансформатор 1 формиру ет на первом выходе прямое значение напряжений входного бита, а на втором выходе — инверсное значение напряжений входного бита (фиг.2б,в).

Эти напряжения. подаются на входы соответствующих однополупериодных вы10 прямителей 2 и 3. Они формируют на своих выходах однополярные импульсы длительностью Т /4, причем импульс на выходе первого однополупериодного выпрямителя 2 соответствует положи15 а импульс на выходе второго однополупериодного выпрямителя 3 — отрицатель ной части бита (фиг.2г,д). С выходов однополупериодных выпрямителей 2 и 3

20 через соответствующие элементы 4 и 5 задержки эти импульсы подаются на первые входы элементов И 6 и7 инепосредственно — на вторые входы соответствующих элементов И 6 и 7. Элементы 4 и 5 задержки задерживают,импульсы на время, равное Т /4. Таким образом на соответствующих. элементах

И 6 и 7 происходит выделение логической "1" или логического "0", в

30 зависимости от последовательного состояния уровней входного бита.

При пбступлении бита, соответствующего логической "1", совпадение сигналоз происходит на элементе И 6, при поступлении бита, соответствующего логическому "О" — на элементе

И 7 (Фиг.2 е,ж,з, и). Импульсы с выходов элементов И 6 и 7 устанавливают триггер 8 соответственно в еди40 ничное или нулевое состояние. Кроме того, эти импульсы подаются на входы элемента ИЛИ 9, на выходе которого для каждого входного бита, независимо от его логического значения, 45 Формируется тактовый импульс (фиг. 2 к,л) . С выхода триггера 8 значе.ние логической " 1" или логического "0" подается на D-вход сдвигового регистра 10, на С-вход которого поступают импульсы с выхода элемента

ИЛИ 9. Таким образом, происходит на" капливание и сдвиг кодовых импульсов в сдвиговом регистре 10. Сдвиги продолжаются и тактов, где n — - число

55 Разрядов входного

Импульсы с выхода элемента ИЛИ 9 подаются на вход установки в нулевое положение таймера 15. Первым и

3 1229 последующими импульсами таймер 15 обнуляется, снимает сигналы обнуления с входов счетчиков 11 и 14 и запускает таймер 16, который определяет время с приема н преобразования г

5 всех бит входного слова. Параллельно каждый импульс с выхода триггера

8 подается на счетный вход счетчика

14 по модулк два. При прохождении нечетного числа логических "1" конеч- 10 ное состояние этого триггера 8 будет единичным, при прохождении четного числа логических "1" — нулевым. 5

- зависимости от того, какое число единиц — четное или нечетное — при-. 5 нято за состояние ошибки, счетчик 14 будет выдавать или не выдавать сигнал исправности на соответствующий вход элемента И 13. Параллельно с выхода элемента ИЛИ 9 импульсы, чис- 2о ло которых равно числу бит входного слова, подаются на счетный вход счетчика 11. Состояние счетчика 11 декодируется дешифратором 12.

При записи в счетчик 1 1 числа, 2s равного числу бит входного слова, на .выходе дешифратора 12 формируется сигнал, соответствующий приему всех бит входного слова. Этот сигнал подается на соответствующий вход элемента И 13. После выработки интервала Г на выходе таймера 16 формиру,ется сигнал, который подается на второй выход устройства и свидетельствует об окончании преобразования последовательного код в параллельный. Кроме того, этот сигнал таймера открывает элемент И 13 при наличии сигналов исправности с выходов счетчика 14, дешифратора 12. На выходе элемента И 13 формируется сигнал исправности, который подается на третий выход устройства и свидетельствует о правильности преобразования кода. Пользователь считыва- 4 ет паралельный код с выходов регистра 10 при наличии сигналов на выходах элемента И 13 и таймера 16. По окон чании преобразования входного слова, т.е. после прекращения формирования импульсов на выходах элемента ИПИ 9, . вновь запускается и срабатывает таймер 15, который обнуляет таймер 16, счетчики 14 и 11.Далее устройство гото во к преобразованию следующего слона.

При наличии ошибок, сбоев, потери с бит, неправильной четности и т.п. соответствующие счетчики 11 и 14 не

968 4 формируют сигналы правильности преоб-разования, элемент И 13 остается закрытым и сигнал исправности на выход

20 устройства не выцается.

Формула из обретения

Преобразовате.-г.- последовательного кода в параллельньж„ содержащий сдвиговый регистр, триггер, элемент ИЛИ, первый элемент И, дешифратор и счетчик, выходы которого подключены к входам дешифратора, выход которого соединен с первым входом первого элемента И, выходы сдвигового регистра являются первыми выходами преобразователя, отличающийся тем, что, с целью повьппения достоверности передачи информации, в него введены согласующий трансформатор, первый и второй однополупериодные выпрямители, первый и второй элементы задержки, второй и третий элементы И, первый и второй таймеры и счет— чик по модулю два, вход согласующего трансформатора является входом преобразователя устройства, первый выход согласующего трансформатора через последовательно соединенные первый однополупериодный выпрямитель и первый элемент задержки подключен к первому входу второго элемента И, выход которого соединен с S-входом триггера и первым входом элемента

ИЛИ, второй выход согласующего трансформатора через.последовательно соединенные второй однополупериодный выпрямитель и второй элемент задержки подключен к первому входу третьего элемента И, выход которого соеди нен с К-входом триггера и вторым входом элемента ИПИ, вторые входы второго и гретьего элементов И соединены с выходами соответственно второго и первого однополупериодных выпрямителей, выход триггера подключен к D-входу сдвигового регистра и первому входу счетчика по модулю два, выход элемента ИЛИ соединен с С-входом сдвигового регистра, входом первого таймера и первым входом счетчика, выход первого таймера подключен к вторым входам счетчика и счетчика по модулю два и через второй таймер соединен с вторым выходом преобразователя и вторым входом первого элемента И, третий вход которого подключен к выходу счетчика по модулю два, а выход является третьим выходом преобразователя.

1229968 и- буфф!.

Составитель О.Тюрина

Техред Д.Олейник Корректор A.@ере д

Редактор Н.Егорова

Тираж 816 о Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

035 Москва Ж-35, Раушская наб., д.4/5

Заказ 2460/59

113

Ф

Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4