Устройство для извлечения квадратного корня из суммы квадратов двух чисел

 

Изобретение относится к области вычислительной техники и позволяет упростить устройство для извлечения квадратного корня из суммы квадратов двух чисел за счет устранения опера-. ции умножения и соответствующих блоков . Устройство содержит схему сравнения , два коммутатора, четыре регистра , делитель, блок памяти коэффициентов и комбинационный сумматор. Вычисление основано на приближенном соотношении У А +В KJAI , где А и В - исходные числа,К, и.К - коэффициенты, определяемые, исходя из максимальной погрешности вычислений на каждом интервале изменения чисел А и В. В каждой итерации вычислений вьтолняются: сдвиг содержимого регистров, представляющего числа А и В; сложение результата предыдущей итерации с текущим результатом , считанным из блока памяти коэффициентов, и запись результата в выходной регистр. 1 ил. (Л tc со 00 о Сд ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ 4ц,, . „, ф (54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ ИЗ СУММЫ КВАДРАТОВ

ДВУХ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и позволяет упростить устройство для извлечения квадратного корня из суммы квадратов двух чисел за счет устранения опера-; (2!) 3815977/24-24 (22) 19.11.84 (46) 15.06.86. Бюл.У 22 (72) А.А.Мельник, В.А.Москаленко, Е.Я.Ваврук, Ю.М.Захарко и И.Г.Цмоць (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1101818, кл, G 06 F 7/552, 1982.

Авторское свидетельство СССР

У 1129610, кл. С 06 F 7/552, 1984.

„„SU„„1238065 А1 ции умножения и соответствующих блоков. Устройство содержит схему сравнения, два коммутатора, четыре регистра, делитель, блок памяти коэффициентов и комбинационный сумматор.

Вычисление основано на приближенном соотношении А ее "- К IAI +К, !BI, где А и  — исходные числа,К„ и. К коэффициенты, определяемые, исходя из максимальной погрешности вычислений на каждом интервале изменения чисел А и В, В каждой итерации вычислений выполняются: сдвиг содержимого регистров, представляющего числа А и В; сложение результата предыдущей итерации с текущим результатом, считанным из блока памяти коэффициентов, и запись результата в выходной регистр ° ил.

238065

l0

Y =* К 1А(+К IB1

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.

Цель изобретения — упрощение устройства за счет устранения операции умножения на блоках умножения.

На чертеже приведена схема устройства.

Устройство содержит входы 1 и 2 поступления первого и второго чисел устройства, первый 3, второй 4, третий 5, четвертый б входы распределения тактирующих импульсов устройства, схему 7 сравнения, первый

8 и второй 9 коммутаторы, первый 10, второй 11, третий 12 и четвертый 13 регистры, делитель 14 блок 15 памяти коэффициентов, комбинационный сумматор 16, выход 17 значения квадратного корня устройства.

Работа устройства основана на вычислении квадратного корня из суммы ! квадратов двух чисел А и В с помощью приближенного соотношения где значения К„ и К определяются исходя из максймальной погрешности вычислений о на каждом интервале изменения чисел А и В, где общее число интервалов

1-8

m = j log tg(2arccos )(Выражение (1) может быть преобразовано к виду

Р р P !=) (К о,.+К,Ь.)2 +2 (К,а,+К,Ьр,,). + е-т}

Р !

2 (a„е 7t„„,)ъ е Я) и где А -- а;

1=1

В=) ь,п !

-!

Устройство работает следующим образом.

На входы схемы 7 сравнения подаются коды положительных входных чисел. Сигнал с выхода блока сравнения разрешает прохождение кода большего числа на выход первого коммутатора 8 и меньшего числа на выход второго коммутатора 9. Сигналом по входу 3 эти числа записываются в первый 10 и второй 11 ре25

55 гистры;! — разрядный результат деления с выхода делителя 14 представляет собой номер подынтервала, который записывается в третий регистр 12.

В блоке памяти коэффициентов хранятся частичные суммы выражения (2) для всех диапазонов. В каждой итерации вычислений выполняется следующая операция: сдвиг содержимого первого 10 и второго ll регистров вправо на Р разрядов, сложение сдвинутого содержимого четвертого регистра 13 со считанным из блока памяти коэффициентов значением, запись полученного результата в четвертый регистр 13. С выхода регистра

13 результат вычислений поступает на выход 17 значения квадратного корня устройства.

Формула изобретения

Устройство для извлечения квадратного корня из суммы квадратов двух чисел, содержащее два коммутатора, схему сравнения, делитель, блок памяти коэффициентов и сумматор, причем вход первого числа устройства соединен с первыми инфор-. мационными входами первого и второго коммутаторов и схемы сравнения, вход второго числа устройства соединен с.вторыми информационными входами первого и второго коммутаторов и схемы сравнения, прямой и инверсный выходы признака неравенства схемы сравнения соединены с управляющими входами первого и второго коммутаторов соответственно, выходы блока памяти коэффициентов соединены с sxoдами первого слагаемого сумматора, отличающееся тем, что, с целью упрощения устройства за счет устранения операции умножения, в него дополнительно введены четыре регистра, причем информационные входы первого и второго регистров соединены с выходами первого и второго коммутаторов соответственно, выходы первого и второго регистров соединены соответственно с входами делимого и делителя, выходы которого соединены с информационными входами третьего регистра, выходы которого соединены с адресными входами первой группы блока памяти коэффициентов, адресные входы второй и третьей групп которого соединены с выходами P IP =

1238065

Составитель С.Куликов

Редактор M.Òoâòèí Техред М.Ходанич Корректор Л.Патай

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Хосква, Ж-35, Раушская наб., д.4/5

Заказ 3292/49

Производственно-полиграфическое предприятие, r,Óæãoðîä, ул.Проект оектная 4 l,2..., h /2; — разрядность чисел) младших разрядов первого и второго регистров соответственно, выходы сумматора соединены с информационными входами четвертого регистра, выходы которого соединены с входами второго слагаемого сумматора и являютсявыходами значения квадратного корня устройства, синхронизирующие входы с первого по четвертый регистров соединены с входами тактирующих импульсов устройства.