Устройство для контроля синхронных цифровых узлов

 

Устройство для контроля синхронных цифровых узлов относится к автоматике и контрольно-измерительной технике и может быть использовано при создании автоматических устройств контроля и поиска дефектов в синхронных цифровых схемах. Цель изобретения - повьшение быстродействия устройства и расширение класса проверяемых объектов на синхронные последо вательные схемы. Устройство соде.ржит блок управления, блок формирования тестовых воздействий, блок памяти альтернативных графов, блок памяти входных наборов, блок сравнения, первый вход которого соединен с выходом генератора эталонных сигналов, второй вход соединен с выходом проверяемого объекта, и блок индикации. Новым в устройстве является то, что функции диагностируемого объекта опись аются альтернативными графами и для повышения быстродействия устройства реализован аппаратно процессор генерирования тестов на альтернативных графах. 5 ил., 2 табл. 4 О) ьо 4 Ю СО О)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU,„, 1242964 A1 (5g 4 G 06 F ll/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3772884/24-24 (22) 12.07,84 (46) 07 ° 07,86. Бюл, Р 25 (71) Таллинский политехнический институт . (72) P. P. Убар, А. А. Вийлуп и Т. А. Эвартсон (53) 681.3(088 ° 8) (56) Авторское свидетельство СССР

N - 656063,. кл. G 06 F 1!/00, 1979.

Авторское свидетельство СССР

i9 773732, кл. G 06 F 11/22, G 06 F 15/46, 1978. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СИНХРОННЫХ ЦИФРОВЫХ УЗЛОВ (57) Устройство для контроля синхронных цифровых узлов относится к автоматике и контрольно»измерительной технике и может быть использовано при создании автоматических устройств контроля и поиска дефектов в синхронных цифровых схемах. Цель изобрете ния - повьппение быстродействия уст ройства и расширение класса проверяемых объектов на синхронные последовательные схемы. Устройство содер жит блок управления, блок формирования тестовых воздействий, блок памя ти альтернативных графов, блок памяти входных наборов, блок сравнения, первый вход которого соединен с выхо дом генератора эталонных сигналов, второй вход соединен с выходом проверяемого объекта, и блок индикации.

Новым в устройстве является то, что функции диагностируемого объекта описываются альтернативными графами и для повышения быстродействия устрой ства реализован аппаратно процессор генерирования тестов на альтернативных графах. 5 ил., 2 табл.

1 124

Изобретение относится к автоматике и, контрольно-измерительной технике и может быть использовано при создании автоматических устройств контроля и поиска дефектов в синхронных цифровых схемах.

Цель изобретения - повышение быстродействия устройства и расширение класса контролируемых объектов .(син хронные последовательные схемы).

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 раскрыта, внутренняя структура блока памяти входных наборов; на фиг. 3то же, блока памяти альтернативных графов, на фиг, 4 раскрыт один воз- . можный вариант реализации блока мик ропрограммного управления; на фиг. 5 приведена блок-схема алгоритма работы блока управления.

Устройство (фиг, 1) содержит блок

1 микропрограммного управления, блок

2 памяти входных наборов,.контролиру" емый узел 3, блок 4 сравнения, генератор 5 эталонных сигналов, блок 6 индикации, блок 7 формирования тестовых воздействий, блок 8 памяти альтернативных графов, вход 9 начальной установки блока 7, вход 1О запуска устройства и вход 11 начальной уста-. новки блока управления..

Блок 7 содержит первый, второй и третий регистры 12, 13 и 14, мультиплексоры 15 и 16, дешифратор 17, четвертый регистр 18, первую схему 19 сравнения, пятый регистр 20, триггеры 21-23, вторую схему 24 сравнения, выход 25 контролируемого узла.

Блок 2 памяти входных наборов (фиг. 2) содержит дешифратор 26, выходной коммутатор 27, входнои коммутатор 28, регистр 29 и блок ЗО,фор мирования входных сигналов.

Блок 8 памяти альтернативных графов (фиг. 3) состоит из подблоков

31-34 .памяти.

Один возможный вариант реализации блока 1 (фиг . 4) содержит мультиплексоры 35 и 36, регистр 37, инкрементор

38, тактовый генератор 39, регистр чО и блок ПЗУ 41 микропрограмм.

Блок 8 предназначен для хранения описания контролируемого узла в виде модели альтернативных графов. В каждой ячейке памяти хранится слово, описывающее одну вершину п1 альтерна HBH0ro графа (АГ). Слово состоит из .следующих полей: адрес Ао р (m) об2964 ратного движения по графу, адрес предыдущей вершины, из которой пришли в вершину m адрес А (m) нижнего поо следователя вершины m, адрес А (m)

1 правого последователя вершины m, адрес А,(m) значения переменкой X(m) которой отмечена вершина m, признак

T(m) зафиксирования значения переменной X(m)/Т(ш) = 1, если значение переменной X(m) зафиксировано при проходе через:вершины m, иначе T(m)=

=-.О и признак K(m) проверенности вер шины m/ê (m) = 1, если вершина m графа имеет уже тест, иначе K(m)

О), Адреса А (m) хранятся в подблоке 31 памяти, appeca A,(m), AÄ(m) и

А<(m) - в подблоке 32 памяти, признаки Т(ш) хранятся в подблоке 33, а признаки K(m) .- в подблоке 34 памяти.

Адреса A„(m), А,(m) и A„(m) представ

20 ляют собой описание контролируемого узла и находятся постоянно в подблоке 32 памяти. Адреса А (ш), признак рвp э

Т(ш) и признак K(m) вычисляют в про25 цессе генерирования тестов и поэтому содержимое подблоков 31-34 постоянноизменяется.

Блок 7 предназначен для организа ции движения по путям альтернативных

30 графов и формирования в результате это1 о значений входных переменных контролируемого узла, представляющих собой тест, Исходной информацией для блока 7 является описание контролируемого узла, хранимое в виде альтер нативных графов в блоке 8 памяти АГ.

Выходной информацией блока 7 являются значения переменных, записываемые в блок 2 памяти.

Обращение к блоку 8 памяти альтернативных графов осуществляется IIo адресам, хранимым в регистре 12. Начальная установка на нулевой адрес регистра 12, а также регистра 13, предназначенного для зафиксирования ацрессв А обратного движения, происходит по входу 9 начальной установки, Выход регистра 12 соедини» ется с адресными входами подблоков

31-34 памяти. По адресу, хранимому в регистре 12, происходит чтение из блока 8 слова, характеризующего оп.ределенную вершину АГ. Выходы блока . 8 подключены к информационным вхо5 дам соответствующих полей регистра

14, который имеет поля для хранения адреса А,, (ш), адреса А (ш), адреса A„(m}, адреса А „(m), признака

3 1242964 1

T(m), признака K(m). Выход регистра

13 соединен с информационным входом подблока 31 памяти. Регистр 13 предназначен для хранения адресов A обратного движения по альтернативному графу (для фиксации адреса предшественника для каждой текущей вершины АГ), В регистре 14 хранится вся информация, характеризующая вершину АГ. Вы» ход первого поля регистра 14 подключен к первому информационному входу мультиплексора 15, к информационному входу регистра 18 и к первому входу схемы 19 сравнения для передачи адреса А р(ш). Выход второго поля ре™. гистра 14 подключен к первому информационному входу мультиплексора 16 для передачи адреса А (m), а выход третьего поля регистра 14 - к второму информационному входу мультиплексора 16. для передачи адреса А,(m).

Выход четвертого поля соединен с адресным входом блока 2 памяти с целью чтения из него значения пере менной X(m) по передаваемому адресу

А (m). Выходы пятого и шестого одк нобитных полей регистра !4 соединены соответственно с первым и вторым разрядами первого входа логических условий блока 1 для передачи в качестве осведомительных сигналов значе ний признаков T(m) и K(m) соответственно.

Мультиплексор 15 предназначен для выбора адреса следующей вершины АГ как при прямом, так и при обратном движении по путям в графе. Первый информационный вход мультиплексора

15 соединен с выходом поля адреса

А р (ш) регистра 14 при обратном движении, а второй информационный вход с выходом мультиплексора 16 для полу чения адреса A„ð при прямом движении.

Выбор одного из этих адресов осуществляется сигналом на управляющем вхо» де мультиплексора 15. Дешифратор 17 предназначен для обнаружения нулевого адреса на выходе мультиплексора

15.

Регистр 18 предназначен для хранения адреса возврата с целью сохране ния возможности продолжения движения по основному пути АГ в случае, когда требуется ответвление от него по до полнительному пути. Схема 19 сравне» ния предназначена для обнаружения адреса возврата, хранимого в регистре к блоку 2 поступают из поля адреса

А (m) регистра 14, а значения, записываемые в блок 2, задаются блоком 1 управления. Значения переменных X(m)

25 занимают два разряда Х(0) и Х(1).

Значение разряда X(O) соответствует логическому значению переменной X(m)

Х(1) = О, когда логическое значение переменной X(m) еще не определено, 0 а Х,l) = 1, когда логическое значение ( переменной X(m) определено. Значения

4 переменных X(m) хранятся в двухразрядных ячейках -регистра 29.

Реализация очередного такта теста осуществляется сигналом на управля35 ющем входе блока 30. При этом на основе информации, хранимой в регистре 29, на выходе блока 30, соединеннйм с входом блока 3, формируются

40 сигналы, подаваемые на контролируемый узел.

5 !

О !

20

18, при обратном движении по дополнительному пути АГ.

Мультиплексор 16 предназначен для выбора направления при прямом движении на альтернативном графе. Согласно значению переменной X(m) подаваемому из регистра 20 на управляющий вход мультиплексора 16, на выход мультиплексора передается или адрес A,(m) из первого входа при X(m) = 0 или адрес А (ш) с второго входа мульти1 плексора при .X(m) = 1. Выход мультиплексора 16 соединен с информационным входом регистра l3 для временного запоминания и последующего формирования адреса А р °

Блок 2 памяти предназначен для фиксации значений входных переменных

X(m), определяемых в процессе движения по путям АГ. Адреса для обращения

Блок 1 управления (фиг. 2) обес печивает взаимодействие всех блоков устройства в процессе генерации и реализации тестов путем выработки соответствующих управляющих сигналов в соответствии со значениями осведомительных сигналов, поступающих на входы блока.

Алгоритм работы блока 1 управления приведен в виде блоксхемы на фиг. 5, Управляющие сигналы Y, заданные в операторных вершинах алгоритма, представляющих микрокоманды, описаны в табл. 1, где каждому сигналу У; сопоставлены номер и разряд выхода блока 1 управления, являющегося ис

1242964 точником этого сигнала, номер блока, которым этот сигнал управляет, а также выполняемое под управлением этого сигнала действие, 5

Осведомительные сигналы, представляющие условия Х в условных верши3 нах алгоритма, описаны в таблице 2, .где каждому сигналу.Х; сопоставлены номер и разряд входа блока I управ- !О ления, номер блока, являющегося источником этого сигнала, и -характеристика логического условия, представляемого этим сигналом. Уп-. равляющие сигналы Y согласно ал- 15 горитму (фиг. 5) и значениям сигналов Х„ генерируются блоком 1.

Регистр 20, триггеры 21-23, а также схема 24 сравнения образуют подсхему анализа ситуаций в процессе генери- 20 рования теста. Регистр 20 предназначен для временного хранения значения переменной X(m) при текущей вершине

m АГ. Счетный вход нулевого разряда регистра 20 соединен с выходом 25 блока микропрограммного автомата.

По этому входу осуществляется инвер тирование значения переменной X(m).

Триггер 21 предназначен для хранения значения признака П режима активи- ЗО зации пути на АГ (П = 1, если активизируется основной путь; П = О, если активизируется дополнительный путь), Триггеры 22 и 23 предназначены для хранения значений признаков З5

П и П „ соответственно. Признаки принимают значение переменной x(m) в конечной вершине на активизируемом пути. Информационные входы триггеров

22 и 23 соединены с выходом нулевого 40 разряда регистра 20. Выходы триггеров

22 и 23 соединены с входами схемы 24 сравнения, выход которой подключен к входу блока 1 ° Неравенство признаков

П и П, проверяемое схемой 24,,Ам оси соответствует положительному исходу данной попытки генерирования теста.

Ячейки ПЗУ 41 и регистр 40 микрокоманды содержат 35 разрядов. Разряды с первого по 24-й регистра 40 мик- о рокоманды являются выходами блока 1.

Значение 4-разрядного кода на управляющих входах мультиплексора 35 определяет, по какому каналу передается сигнал логического условия Х„ на вы- 55 ход мультиплексора. Коду 0000 соответствует передача константного нуля (соответствующий информационный вход мультиплексора 35 заземлен), кодам

0001-1010 — передачи сигналов Х„

Хш соответственно, а коду 1111 - передача константной единицы (соответствующий информационный вход мультиплексора. 35 соединен с источником питания). Мультиплексор 36 предназначен для передачи очередного следу ющего адреса микрокОманды к адресному входу ПЗУ 41 микропрограмм. По первому информационному входу мультиплек-. сора передается адрес, заданный в микропрограмме, иэ разрядов 30-35.регистра 40 микрокоманды (в случае единичного сигнала на выходе мультиплексора 35). По второму информационному входу "мультиплексора 36, соединенному с выходом регистра 37, передается инкрементированный адрес микрокоманды (в случае нулевого сигнала на выходе мультиплексора 35). Следовательно, при коде 0000 на управляющих входах мультиплексора 35 реализуется естественный переход в микропрограмме (переход к микрокоманде в следующей ячейке)., при коде 1111 - безусловный переход по адресу в разрядах 30-35 регистра 40 микрокоманды, а при остальных кодах 0001-101 0 - условный переход соответственно значениям сигналов условий Х,--X 0 .

Алгоритм работы блока 1 управления представленный на фиг. 5, реализуется в устройстве в виде микропрограммы, хранимой в ПЗУ 41, Устройство работает следующим образом, С помощью блока 1 запускается блок

7, использующий описание контролиру емого узла в виде альтернативных графов. Генерирование. тестовых входных наборов сведено к процессу движения па определенным путям на графах, хранимых в блоке памяти 8, так, чтобы при прохождении каждой вершины графа находилось значение некоторой переменной контролируемого узла и определялось направление дальнейшего движения. Согласно содержанию регистра 12 блок 7 под управлением блока 1 производит чтение из блока 8 в регистр

14 слова,, содержащего информацию об очередной вершине на текущем пути графа. адреса для последователей данной вершины (для блока 8) и адрес переменной, присвоенной для данной вершины (для блока 2). Согласно ад5

l5

При построении теста для конкретной вершины m АГ необходимо активиÐ5 зировать на графе два пути, выходящие из графа в разные направления. основной путь, начинающийся в начальной вершине графа и проходящий через вершину m, и дополнительный путь начинающийся в вершине, являющейся

3G последователем для вершины m, но не находящейся на основном пути. Дополнительный путь может отсутствовать, если необходимый последователь для m в графе отсутствует. Активизация некоторого пути на графе означает выбор значений переменных так, что последние определяют движение по выбранному пути. При осущест влении в графе двух отмеченных активированных пути направление выхода из графа при движении из начальной вершины (а, следовательно, и значение функции) зависит от значения переменной при вершине m, тем самым полученный при активизации набор входных переменных можно рассматривать как тест для вершины (точнее для переменной при вершине m). На пример, при отсутствии неисправно50 сти переменной при вершине m значение функции на выходе объекта соответствует значению, найденному при движении на АГ по основному пути. В случае неисправности при этой переменной ее значение изменяется, что на графе означает отворачивание при вер шине m от основного пути на дополнительный путь, который в итоге обес1 1242 ресу переменной, блок I осуществляет чтение состояния этой переменной из блока 2. Если значение переменной еще не определено, оно определяется и фиксируется в блоке 2. Согласно значению переменной(выбранному на данном шаге или заранее) мультиплексором 15 выбирается адрес следующей соседней вершины, передается в регистр 12 и цикл повторяется. Для того, чтобы сохранилась возможность движения обратно по выбранному пути на графе, при каждой пройденной вершине запоминается адрес предыдущей вершины, Для,временного запоминания адресов обратного движения в течение обработки текущей вершины используется регистр 13. После определения адреса последующей вершины содержимое регистра 13 заносится в блок 8, Если адрес последующей вершинь| отсутствует, дешифратор 17 обнаруживает нулевой адрес, блок 7 фиксирует конец пути. Готовый входной тестовый набор, запомненный в блоке 2 и поданный на контролируемый узел 3, вводится в действие после сигнала блока 7 в блок

1 управления, который разрешает подачу сигналов из блока 2 на узел 3.

Блок 4 сравнивает реакцию объекта с эталонным значением, запомненным в блоке 5, При несовпадении значений фиксируется неисправность, а информация об этом выдается в блок 6. При отсутствии неисправности блок 4 раз-. решает блоку 1 запуск процесса генерирования следующего теста.

При построении проверяющего теста синхронный цифровой схемы в устройстве используется модель альтернативных графов диагностируемого объекта. !

Альтернативный граф (АГ) представляет собой ориентированный граф, в котором из каждой вершины выходят две дуги, Вершины графа отмечены булевыми переменными (с инверсией или без инверсии). Значение переменной Х при заданной вершине графа оп.ределяет однозначно направление вью хода из этой вершины (условно„ направо, если X = 1 и вниз, если Х = — О), тогда каждому набору значений переменных всегда соответствует в графе один и только один путь, выхо» дящий из графа направо или вниз.

Обозначая выход графа направо значением I, а выход вниз значением О, можно любому АГ сопоставить некото964 8 рую булевую функцию (и, наоборот, любой булевой функции - ее АГ) так, чтобы вершины АГ были отмечены аргументами функции, а значение функции при заданных значениях аргументов определялось движением по графу из начальной вершины к тому или другому выходу графа.

Генерирование тестов для перемен,ных булевой функции заменяется в данном устройстве генерированием тестов для вершин графа. При построении теста для конкретной вершины m АГ необходимо активизировать в графе начальный путь из начальной вершины графа до вершинц ш и два пути от соседней вершины ш соответственно к разным выходам графа. Активизация пути означает выбор значений переменных так, чтобы. на графе определялось движение по выбранному пути..9 печивает изменение сигнала на выходе объекта,.

Процесс построения тестов сводится к поочередному сканированию различных путей на графе, т.е. к поочередной активации .различных путей из начальной вершины графа к тому или другому выходу графа. Достигнутый выход определяет эталонное значение при генерируемом тесте. Выход напра 1 во соответствует эталонному значению

I выход вниз значению О.

Для ранее непроверенных вершин на текущем пути делается попытка активизации дополнительного пути из их соседних вершин, не находящихся на пути, к другому выходу графа, так, чтобы дополнительный путь не пересекал основной путь. При существовании такого пути и при положительном ре- 2 зультате теста фиксируется проверенность соответствующей вершины. Все вершины проверяются на два направления (соответственно на неисправности соответствующей переменной "константа 2

О" и "константа 1").

Генерирование тестов осуществляется в устройстве под управлением блока 1 по алгоритму., изображенному на фиг. 5. 3

40

Шаг 1. Устанавливается исходное состояние устройства. В блок 8 введено описание объекта диагностирования в виде альтернативного графа„ В каж дой ячейке памяти находится слово, характеризующее одну вершину ш АГ.

Слово состоит из следующих полей: адрес A„(m) переменной X(m), которой отмечена данная вершина m адреса

А (m) и AÄ(m) соответственно нижнего и правого последователей вершины m, адрес обратного движения А р(ш), признак 7(m) того, что значение переменной X(m) определяется при вершине m и признак K(m) проверенности вершины m. Область в блоке 8 для

А (m), T(m) и K(m) представляет собой рабочее поле и заполняется в процессе генерирования тестов. До начала работы алгоритма содержимое этих полей нулевое ° Очищается блок

2., где будут храниться значения пе- . ременных Х. Устанавливается признак

П=:I означающий, что активизируемым является основной путь.

Шаг 2. Чтение из блока 8 по адресу в регистре 12 слова, характеризуюшего текущую вершину m.. Шаг 3. Ели .тначение X(m) неопределено, зафиксируется значение X(m) и заносится по адресу А „(m) в блок 2.

Устанавливается T(m) = 1.

Шаг 4, Определяется адрес. А <(m) прямого движения, т.е. адрес следующей вершины на активизируемом пути:

А р(тп) = А (тп), если X(m) = G u

A„ (m) = А (m), если X(m) = I. Если

0 А „р(ш) = О, эафиксируется направление выхода из графа: признак Р (если П:= 1) или признак П*рп (если

П = О) принимает значение Х(тп).

Шаг 5. Если А,р(ш) 4 О, то А

Шаг " Если ПАоп= Посн генерирования теста по данному до палнительному пути не удалась. Путем обратного движения (по адресам

А „р ) на дополнительном пути ищется первая вершина m, где T(m) = 1 и

X(m) = 1. Если такой вершины не на» ходится, то перейти к шагу 15, Шаг 8, Если такая вершина находится, устанавливается новое значение переменной x(m) (пробуется второй вариант).

П ссн строен, Происходйт реализация теста на диагностируемом объекте. Если тест проходит, то - к Ш 10, Шаг 10, Переход к построению следующего теста. Переменные X(m) при всех вершинах на дополнительном пути, где 7(m) = 1, освобождаются от зафиксированных значений. Признаки

T(m) при этих вершинах принимают нулевое значение.

Шаг 11. Зафиксируется признак

K(m) = 1 проверенности проверяемой вершины тп.

Шаг 12. Если А,(m) = О и П значение П, „ служит эталоном для генерируемых на базе данного основного пути тестов и передается в генератор 5.

ILаг 13. Проверяется признак K(m), Шаг 14. Если K(m) = О, начинается попытка генерирования теста для вершины m путем активизации дополнительного пути, изменяется адрес А у(тп) прямого движения: А р(тп) = А (m), если X(m) = 1 и А,pram) = А,(m), если

X(m) = О. Устанавливается П = О.

242964 12

15

55

11 I

Шаг 15. Если K(m) = 1, проверяетзначение А56р (ш).

Шаг 16. Если А „р(т) Ф О, по адресу А zz(m) в регистр 14 заносится. слово для предыдущей вершины.

Шаг !7. Если А р(m) = О,. достигнута начальная вершина и начинается модификация основного пути. В регистр

14 заносится слово для последней вершины m на основном пути.

Шаг IS. Проверяется признак T(m).

Шаг 19. Если T(m) = 1, проверяется значение X(m).

Шаг 20, Если X(m) = 1, устанавливается новое значение X(m) = О.

Шаг 21. Если X(m) = О, проверяется значение А (ш).

Наг 22. Если А р(ш) Ф О, по адресу А „„ () в регистр 14 заносится слово для предыдущей вершины.

Шаг 23. Если А р(ш) =. О диагностический эксперимент завершен.

Формула изобретения

Устройство для контроля синхронных цифровых узлов, содержащее блок микропрограммного управления, блок памяти входных наборов, блок сравнения, первый вход которого соединен с выходом генератора эталонных сигналов, а второй вход - с выходом контролируемого узла, блок индикации, блок формирования тестовых воздействий, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия и расширения класса контролируемых объектов, в него введены блок памяти альтернативных графов, а блок формирования тестовых воздействий содержит пять регистров, два мультиплексора, дешифратор, две. схемы сравнения и три триггера, причем адрес ный и информационный входы блока памяти альтернативных графов соедине ны соответственно с выходами первого . и второго регистров, а выход - с информационным входом третьего регистра блока формирования тестовых воздействий, входы записи с первого по пятый регистров, управляющий вход первого мультиплексора, первый и вто рой установочные входы первого и первые установочные входы второго и третьего триггеров подключены к пер вому выходу блока микропрограммного

40 управления, второй и третий выходы которого соединены соответственно с вторым информационным входом и входом режима блока памяти альтернатив- ных графов, четвертый и пятый выходы блока микропрограммного управления соединены с входом режима и информационным.входом блока памяти входных наборов, а шестой и седьмой выходы— с управляющим входом генератора эта-. лонных сигналов и входом блока индикации, при этом в блоке формирования тестовых воздействий информационные входы первого и второго регистров соединены с выходами первого и второго мультиплексоров, первый, второй и третий выходы третьего регистра соединены соответственно с адресным входом блока памяти входных наборов, первым входом логических условий блока микропрограммного управления и информационным входом второго мультиплексора, четвертый выход третьего регистра соединен с первым информационным входом первого мультиплексора, информационным входом четвертого регистра и первым информационным входом первой схемы сравнения, второй информационный вход которой соединен с выходом четвертого регистра, выходы первого и второго мультиплексоров соединены соответственно с входом дешифратора и вторым информационным входом первого мультиплексора, выходы второго и третьего триггеров соединены соответственно с первым и вторым входами второй схемы сравнения, инверсный выход пятого регист ра соединен с управляющим входом вто рого мультиплексора, вторыми установочными входами второго и третьего триггеров, выход третьего триггера соединен с информационным входом генератора эталонных сигналов, выходы дешифратора, первой и второй схем сравнения, первого триггера, прямой и инверсный выходы пятого регистра подключены к второму входу логических условий блока микропрограммного управления, информационный вход пятого регистра соединен с первым информационным выходом блока памяти входных наборов, второй выход которо" .. го соединен с входом контролируемого узла, выход блока сравнения соединен. с третьим входом логических условий блока микропрограммного управления.

12426б4

Таблица l

Уз

27

У1 а

28 - Данные в блок 2, разряд Х(1 ) у . 29

У« 30

Реализация теста

Y 2

Запись в блок 12

Запись в блок 13

Запись в блок 14

О) 1

Запись в блок 18

20

У

"7o

2l

23

У, 31-34

33 и 34

Выполняемое действие

Чтение (Y =:О) /Запись (, =1 ) блока 8

Значение бита, записываемое в блоки

33 и .34

Выборка блока 31 (А обР

Выборка блока 32 (А, А, Л ) а < 4

Выборка блока 33 (Т)

Выборка блока 34 (К) Чтение блока 2 .

Данные в блок 2, разряд Х(О) Запись данных в блок 2

Передача эталона в блок 5

Индикация "Неисправность" в блоке 6

Выбор Ад,, (при

А (при

OEP

Запись значений X(,О) и Х(1) в блок 20

Инвертирование значения Х(О)

Установка признака П :1

Установка признака П : 0

Установка П : = Х(С) дон

Установка П„„„: = Х(О, 16

1242964

Продолжение табл.1

Останов блока 1

Выборка А, (при Х = O)/А (при Х = 1) 24 X„=1 приП щ фП

Xz

X =TI

20 Х = 1 при Х(О) = 0

20 Х = Х(1) 14 Х = 1 при Т"(ш) = 0

= Х(ш) Х Х

8= 1 при A„ (m) = 0

17 Х = 1 при Ар (m) ф О

19 Признак искомого адреса

ХВ

11 Сигнал начальной установки устройства

10 Запуск устройства

4 Результат теста (Х = 1 при поло5 жительном исходе теста) !

242964!

242964:

) 7 4 «> fJ 6 i

I л G

Составитель И. Хазова

Техрид 0;Гортиай Корректор екто С. Шекмар, е

Редактор Н. Гунько

Заказ 370б/48 Тира>к 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. /

4/5 е е и илтие г. еигорои, тл, Преет или, Производственно-полиграфическое предпр я