Устройство для деления
Изобретение относится к вычислительной технике и предназначается для использования в арифметических узлах вычислительных машин и следящих цифровых приводах. Цель изобретения - псвьппение быстродействия при работе в многофазных кодах. Цель достигается тем, что в устройстве, содержащем вычислительные блоки разрядов частного, разрядные шины делимого к:тройства с первой по п-ю (п - количество разрядов делителя), введен генератор кратности, а каждый вычислительный блок содержит узел вычитания, коммутатор и m узлов сравнения (га - число фаз). 6 ил. с Ф (/)
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) (111
1д11 1 G 06 F 7/49
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
К А BTOPCKOMV СВИДЕТЕЛЬСТВУ (21) 3732605/24-24 (22) 26.04.84 (46) 23.08.86.Вюл. У 31 (72) В.И.Кочергин (53) 681.325(088.8) (56) Лрангишвили И.В. и др. Микроэлектроника и однородные структуры для построения логических и вычислительных устройств. — М.: Наука, 1967, с.181-184.
Беркс и др. Предварительное рассмотрение логической конструкции элен-ронного вычислительного устройства. — Кибернетический сборник.
М.: Мир. 1964, 9 9, с.7-67. (54) УСТРОЙСТВО ДЛЯ ДЕЯНИЯ (57) Изобретение относится к вычислительной технике и предназначается для использования в арифметических узлах вычислительных машин и следящих цифровых приводах. Цель изобретения — повьппение быстродействия при работе в многофаэных кодах, Цель достигается тем, что в устройстве, со-. держащем вычислительные блоки разрядов частного, разрядные шины делимого устройства с первой по и-ю (n количество разрядов делителя), введен генератор кратности, а каждый вычислительный блок содержит узел вычитания, коммутатор и m узлов сравнения (m — число фаз). 6 ил.!
252772 р;1:эдипах.
Вход>IF,I:. пп 11 1
< т -.>1я Л < А, Л, ;;(»Я l < >1 P;;1(>Р,< кратности, выход!! > .»; < 1 л>1. >тносится к вычисли111«>й те >1»хе и предназначается ,>1>1>1 1I(11 х>11 зона>п(я в арифметических у Tl>< и< гн(>x
l jEJ1 I и з обре тени я — по вь(шени е бы< тро.11ейс > ния при работе в многофаэ>п,х кодах.
Па фиг.1 приведены сигналыХ, — Х, пятифазного кода и соответствующие им цифры <>бычногo цифрового кода от
"О" по "9"; на фиг.2 — структурная схема ycòl> йстна для деления; на фиг.3 — структурная схема вычислительног(б Iока разряда частного; на фиг.4 — соотношения между цифронь(ми (и; 1(ялами на выходах генератора кратнос:тей, пятифазными сигналами У вЂ” Х на выходе вычислитель! 5 н< го блока разряда частного и сооТветстнукпцие им цифры обычного цифрового кода; на фиг.5 — структурная схсма коммутатора; на фиг.6 — п инципиальная схема узла преобразования сигналон многофаэного кода в обычный цифровой код в соединении с принципиальной схемой логического блока котчутатора.
Прим(м следующие обозначения: за— главные буквы oçíà÷ë(>T число в пяти-фа 4гн>м коде; если у заглавной буквы ус гапон(1с и вверху индекс, например
Х, то зто с 1начаег i é разряд числа; стро <>п((буквы с индексом внизу о«пачают сигнал определенной фазы згого числа, например х,, х, х, х, X „оз I! а ч((ют с и гналы с первой
4 по пягук> (1>(I.» 1и(ла Х i — го разряда.
Ра< смог!>и>1 р(1б< (у vc TpoHc TBG на при 1 р(деления двух чисел А и В (А — I(литель,  — делимое), заданных в пятифазном к.>де. Примем, что об(1 <>пераxг1(1 заданы в нормализованном I
»
О . 1!усть;1слимое содержит смес.ь ра.>ряд(н, де;>итель — три разряда, а
F>t >óëF,7 >1т If I(F 11èÿ выдается в семи трех разрядов делиA ) соединены с вхопп:ны к г>! (o содержат крат1!>lt де.>1>1>.(и A: А х 2 = С; А х 3 =D;
А х 4 =Е; А х S = F; A X !J = G; A X х 7 = 1; х 8 = J; А х 9 = L.
Выходные кинь(генератора 1 соединены с входами вычислительных блоков
2 разрядов частного. Другие входы пергого блока 2 соелинень(с тремя старшими разрядами В, В, В делимого В °
Одни выходы первого блока 2 составляют один разряд и соединены со старшим разрядом Х частного. Другие вы-! ходь1 первого блока 2, составляющие три разряда и четвертый разряд депимого В соединены с входами второ4
ro блока 2. Цифровые сигналы этих входов обозначены В . Один выход второго блока 2 составляет один разряд и соединен с разрядом Х частного. Другие выходы второго блока 2
< ( — Q) соединены с входами третьего блока 2, к которым также подключен третий разряд делимого В и т.д., вплоть до соединения шестого и седьмого блоков 2, где на входы подаются сигналы нулевого значения "0 .
Седьмой блок 2 содержит только выходь1, которые соединены с разрядом
Х частного.
Блоки 2 выполнены одинаково и каждый из них содержит узлы 3-7 сравнения, узел 8 вычитания и коммутатор 9.
Узльl 3 — 7 сраннения выдают сигналы соответственно при выполнении следуюп!их неравенств: А В < А X 6;
А х 2 = В сАх 7;Ах 3 В Коммутатор 9 содержит узел 10 преобразования сигналов многофазного кода в обычный цифровой код, которьпl состоит из девяти элементов И 12-20, и четыре логических блока 11. Элементы И 12-20, входы которых соединены с прямыми и инверсными шинами сигналов узлов 3-7 сравнения, предназначены для формирования на выходе соответственно следующих сигналов обычного цифровоХ4ХС Первые входь1 логических блоков 11 соединены с выходами генератора l кратности: логический блок 11 FIep ного разряда соединяется с выходами 1>ервогo разряда генератора 1 кратности, логический блок 11 второго разряда соединяется с выходами второго разряда и т.д. Вторые входы логических блоков !1 соединены оди)7.5277 паковым обра ом с ныходггыми шинами узла 10. Логический блок 11 состоит из пяти групп (по числу фаз разряда) элементов И 21 — 25, объединенных на выходе элементами ИЛИ 26-30. Выходы элементов IUIH 26-30 являются выходами фаз K(ммутатора 9 для соответствующего разряда. Первые входы первых э.! ементов И 21-25 всех групп во всех логических блоках 11 соединены с выходом элемента И 12 узла IO, первые входы вторых элементов И 21-25 всех групп во всех логических блоках 11 соединены с выходами элемента И 13 и т.д., вплоть до соедин(ния первого входа девятых элементов И 71--?5 всех групп во всех логических блоках !1, которые соединены соотнетстн(нно с выходами элемента И 20. Вторые входы элементов И 21-25 с первого по девятый каждой группы и каждого логического блока 11 сое10 г5 20 динены соответственно со своим разрядом и своей фазой с выходами генератора 1 кратности для сигналов А: Ах2=С; Ax3=D; Ах4=Е; Ax5=F; Ахб= =G; Ax7=Н; Ах8=J; Ах9=L. Устройство работает следующим образом. 30 При подаче на ши(гы операндов А и В на выл:одах генератора 1 кратности формируются кратные делителю А от А да А х 9. При этом первый блок 2 осуществляет деление числа, (аданного старшими разрядами делимого В, В, В, на делитель, и рег эультат деления, который является це. лым числом, выдается на выход Х,, а остаток от деления поступает на вхо- 40 ды следующего блока 2. Второй блок 2 осуществляет деление числа, старшие разряды которого задаются остатком от предыдущего деления, ct мпадший разряд является чис-45 лом следующего разряда В делимого, на делитель, и результат деления вы-. дается на выход Х, а остаток от деления поступает на входы следующего блока 2 и т.д. 50 В этой части работа схемы принципиально не отличается от известного деления углом . Отличие заключается в осуществлении элементарной опера-, ции деления в блоке 2, где выполне- 55 ние деления производится не последовательным подбором результата, а он выдается сразу непосредственно. Это осym((.тн:(яетгя слепую(ш(м (:бра м. Число В на одном входе блока 2 сравнивается в узле 3 сравнения с числами А и Ахб, и при выполнении неравенств,з А ы В А х 6 на выходе Х, появляется сигнал "I"". В узле 4 I ч. ело В .равнивается с числами Ах2 и Ах7, и при выполнении неравенства ! Ах2 В < Ax7 на выходе X появляется сигнал "1". В узле 5 число В сравнивается с числами Ах3 и А х 8, и при выполне-! нии неравенства А х 3 6 В а А х 8 на выходе Х появляется сигнал 1". В узле 6 число В сравнивается с ! числами Ах4 и Ах9, и при выполнении ! неравенства Ах4 В Ах9 на выходе Х появляется сигнал 1 . В узле 7 происходит сравнение ! числа В с А х 5, и при выполнении неравенства A х 5 < В на выходе Х появляется сигнал 1 . Следовательно, на выходах блока 2 формируется результат деления числа В на делитель А (А, А, А )..На выходах узла 10 пятифазные сигналы преобразуются в цифровые сигналы обычного цифрового кода "1" — "9", которые поступают г(а первы(входы элементов И 21-25 логических блоков 11 и проггускают на выхслы коммутатора 2 число Q=AxX. В узс.i 8 гычитания опредечяется раэнс сть чисел В и (, которая посту/ пает на входы следующего блока 2. Ф о р м у л а и з о б р е т е н и я Устройство для деления, содержащее вычислительные блоки разрядов частного, входы первой группы первого вычислительного блока разряда частного соединены с входами разрядных шин делимого устройства с первой по п-ю (n — количество разрядов делителя), входы первой группы 1-ro вычислительного блока разряда частного (i 2,...,1 ; У вЂ” количество разрядов частного) соединены с выходами первой группы (i-1)-ro вычислительного блока разряда частного и входами (i+n — 1)-й разрядной шины делимого устройства, выходы второй группы j-го вычислительного блока разряда частного (j=1,...,7) соединены с выходами 1-й разрядной шины частного устройства, о т л ич а ю щ е е с я тем, что, с целью повьгшенггя быстродействия при работе 12527 t0 хг х> О У 2 3 Ф 5 6 7 8 9 9 многофаэных кодах, устройство со лерхит генератор кратности, а каждый вычислительный блок разряда частного содержит узел вычитания, коммутатор и m узлов сравнения (m — число фаэ), причем входы генератора кратности соединены с входами разрядных шин делителя устройства, а в кжкдом вычислительном блоке разряда частного первые группы входов узла вычитания и узлов сравнения с первого по ш-й соединены с входами первой группы блока, информационные входы коммутатора являются входами второй группы блока и подключены к 72 б выходам групп с первой по (2m-1)-ге. нератора кратности, входы второй и третьей групп р-го узла сравнения (p1 п -1) соединены с выходами р-й и (p+m}-й групп генератора кратности соответственно, вхбды второй группы m-ro узла сравнения соединены с выходами m-й группы генератора кратности, выходы узла вычитания соединены с выходами первой группы блока, выходы узлов сравнения соединены с выходами второй группы блока и с управляющими входами коммутатора, выходы которого подключены к входам второй группы узла вычитания. Х1 ) >$2772 (а -а) Фиг. 3 0 A 4 2 A" "5 Ai9 Ам5 Ямб Ях7 ду дквп ! 1 I I ! I t i i хг! 252772 0s Q ds Фиа 6 Составитель E.Áåðåçêèí Техред В.",адар Корректор E.cèðoõìàí Редактор В.Петраш Заказ 462!/49 Тираж 6 71 Подписное В)1ИИПИ Государственного комитета ГССР по делам изобретений и открытий 1) 3О35, Москва, Ж-35, Ряушская наб., д.4/5 Производственно-полиграфическое предприятие, г. Ужгород, уп. Проектная,4
