Устройство для сопряжения двух эвм с общей памятью

 

Изобретение относится к области вычислительной техники, в частности к организации управления памятью и может быть использовано для сопряжения с памятью в вычислительных комплексах. Целью изобретения является повышение быстродействия устройства за счет обеспечения возможности одновременной работы двух ЭВЛ1 с общей памятью. Устройство содержит с первого по восьмой регистры, с первого по четвертый элементы задержки, с первого по восьмой элементы И, блок управления общей памятью , первый, второй дешифраторы и первый, второй элементы ИЛИ. Устройство работает таким образом, что за один цикл обращения к нему может быть записан или считан массив информации, объем которого не превосходит общей емкости памяти, при этом возможна одновременная работа двух ЭВМ. 1 з.п.ф-лы, 3 ил. 1чЭ СП о о CQ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 3256034 А1

1 11 4 б 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ!

1

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3874785/24-24 (22) 22.01.85 (46) 07.09.86. Бюл. № 33 (72) В. М. Усвяцов, Т. В. Павлова и В. А. Мамыкин (53) 681.3 (088.8) (56) Авторское свидетельство СССР № 881722, кл. G 06 F 3/04, 1981.

Авторское свидетельство СССР № 903849, кл. G 06 F 3/04, 1982. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ДВУХ ЭВМ С ОБЩЕЙ ПАМЯТЬЮ (57) Изобретение относится к области вычислительной техники, в частности к организации управления памятью и может быть использовано для сопряжения с памятью в вычислительных комплексах. Целью изобретения является повышение быстродействия уст ройства за счет обеспечения возможности одновременной работы двух ЭВМ с общей памятью. Устройство содержит с первого по восьмой регистры, с первого по четвертый элементы задержки, с первого по восьмой элементы И, блок управления общей памятью, первый, второй дешифраторы и первый, второй элементы ИЛИ. Устройство работает таким образом, что за один цикл обращения к нему может быть записан или считан массив информации, объем которого не превосходит общей емкости памяти, при этом возможна одновременная работа двух ЭВМ.

1 з.п.ф-лы, 3 ил.

1256034

Изобретение относится к вычислительной технике, в частности к организации управления памятью, и может быть использовано для сопряжения с памятью в вычислительных комплексах.

Цель изобретения — повышение быстродействия устройства за счет обеспечения возможности одновременной работы, двух

ЭВМ с памятью.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — функциональная схема пары кольцевых регистров блока формирования адресов; на фиг. 3 — временные диаграммы работы устройства.

Устройство содержит (фиг. 1) первый 1, четвертый 2, третий 3, и второй 4 регистры, третий 5, четвертый 6, первый 7, и второй 8 элементы задержки, седьмой 9, восьмой 10, пятый 11, шестой 12, первый 13, второй 14, третий 15, четвертый 16 элементы И, первый

17 и второй 18 дешифраторы, первый 19, второй 20 элементы ИЛИ, пятый 21, шестой

22, седьмой 23, восьмой 24 регистры, выход 25 данных записи первой ЭВМ, выход

26 данных записи второй ЭВМ, вход 27 считанных данных первой ЭВМ, вход 28 считанных данных второй ЭВМ, выход 29 синхронизации первой ЭВМ, выход 30 синхронизации второй ЭВМ, выходы 31 и 32 окончания цикла обмена первой и второй

ЭВМ, входы 33, 34 окончания цикла обмена первой и второй 3ВМ, выходы адреса 35, 36 первой и второй ЭВМ, входы готовности

37, 38 первой и второй ЭВМ, первый, второй выходы а, б адреса чтения и первый, второй выходы М, Н адреса записи блока управления общей памятью, информационные входы

F, G и.информационные выходы L, N общей памяти, с первого по четвертый выходы в, А, д, и блока управления общей памятью, .установочные выходы Q, Z первой и второй

ЭВМ.

На фиг. 2 изображены кольцевые регистры чтения 1 и записи I I состоящие из разрядов !11 и IV. Каждый элемент регистров содержит первый, второй элементы И 39 и 40, первый, второй элементы задержки 41 и 42, первый триггер 43, третий элемент 44 задержки, третий элемент И 45, второй триггер 46, четвертый элемент И 47. Кроме того, на фиг. 2 представлены первый и второй элементы ИЛИ 48 и 49 и вход синхронизации записи f, синхронизации чтения К и выходы сигнализации переполнения Л и рр. Две пары регистров 1 и II образуют блок формирования адресов (фиг. 1).

Рассмотрим работу устройства при обращении к нему одной из ЭВМ. Предположим, что первая ЭВМ подключена к нечетным шинам, а вторая — к четным. Необходимо передать ин формацию от первой ЭВМ ко второй. Для этого информация первой

ЭВМ должна быть записана в зону памяти второй ЭВМ по шине F, а считывание осуществляться по шине 1..

Устройство сопряжения с памятью построено по симметричной схеме, поэтому процесс передачи информации от второй ЭВМ к первой будет аналогичным.

Каждой зоне запоминающего устройства (ЗУ) в вычислительной системе присваивается определенный адрес. Для обращения к

ЗУ каждая из ЭВМ должна подать на вход шин 35 и 36 код адреса обращения, который состоит из двух комбинаций: первая означа10 ет адрес зоны ЗУ, а вторая — режим записи или чтения. Для первой ЭВМ в регистр 23 по шине Q заранее заносится два кода обращения: первый код — запись в зону ЗУ второй ЭВМ, второй код — чтение из выбранной зоны второй ЭВМ.

Пусть код обращения первой ЭВМ поступит по шине 35 на вход регистра 21 адреса обращения. Дешифратор 17 выдает сигнал в том случае, если код запроса, поступивший по шине 35 совпадает с одним из кодов обращения регистра 23. При этом по шине 37 появится сигнал готовности устройства к работе, а на вход схемы И 9 поступит разрешающий сигнал.

ЭВМ, анализируя сигнал готовности, подключается на вход шины 29 синхронизации и шины 25 записи. Информация (в данном случае рассматривается побайтная запись) поступает на вход регистра 1 и по синхротактам будет записываться по шине F в зоне

ЗУ второй ЭВМ.

Управление записью осуществляется с

30 помощью блока 50. После каждого такта записи входной регистр 1 сбрасывается через элемент 5 задержки.

Организация процессов записи и считывания основана на принципе работы двух взаимосвязанных регистров II и 1 адресов

35 записи и чтения. На фиг. 2 приведена схема двух взаимосвязанных регистров 11 и 1 адресов записи и чтения блока 50. Каждому байту информации соответствует один разряд кольцевого регистра чтения 111 и записи IV. Триггер 46 служит для запоминания адреса запоминающего устройства, к которому должно производиться обращение (запись, чтение).

Триггер 43 также запоминает адрес ЗУ, но только в . ом случае, когда запись или чтение в этот адрес невозможны, т.е. когда этот адрес является последним и следующая запись или чтение приведет либо к потере информаци, либо к повторному ее счи° тыванию. Многовходовые элементы ИЛИ 48 и 49 служат соответственно для выдачи сигналов о «пустом» или «полном» ЗУ.

В исходном состоянии все триггеры 46 и 43 разрядов регистров записи IV и чтения

III устанавливаются в «О». Для выбора начального адреса записи необходимо в i-м разряде регистра записи IV установить триггер 46 в «l», а в соответствующем i-м разу ряде регистра чтения 111 установить в «1» триггер 43. При этом на выходе многовходового элемента ИЛИ 49 будет сигнал, означающий, что ЗУ «пусто».

7256034

Таким образом, при поступлении синхросерии «1» «маркер» будет двигаться по кольцевому регистру 11 до тех пор, пока не прекратятся тактовые импульсы.

Режим окончания обмена может быть инициирован как самой ЭВМ, так и сигналом о заполнении ЗУ. В первом случае ЭВМ выдает сигнал на шину 31 (фиг. 1) и через элемент ИЛИ 19 произойдет сброс регистра

21 и ответный сигнал будет подан в ЭВМ по шине 33.

Сигнал окончания режима обмена может вырабатываться и в случае, если «маркер» передается от i-го разряда в i-й разряд ре- З0 гистра записи. Так как чтения информации из ЗУ не происходило, триггер 46 регистра чтения находится в «1», сигнал с i — 1-го разряда регистра записи через элемент И 40 установит триггер 43 в «1», и через элемент ИЛИ 49 по шине у будет выдан З5 сигнал о «полном» ЗУ.

55

Информация, подлежащая записи, поступает с оегистра 1 по шине F одновременно с приходом тактирующих импульсов по шине 3. Элемент 47 И i-го разряда элемента регистра записи разрешит прохождение первого импульса синхросерии по шине б ЗУ. Этот же сигнал через элемент

44 задержки, установит триггер 46 i-го элемента регистра записи в состояние «О», а через элемент 39 И i+ 1-го элемента регистра записи, в зависимости от состояния триггера 46 i+ 1-го разряда элемента регистра чтения, установит в состояние «1» триггер

46 i+1-ro элемента регистра записи, кроме того, этот же сигнал установит триггер 46

i-го разряда элемента регистра чтения в «1».

Эта установка произойдет через элемент И 45, а через элемент 42 задержки триггер 43 будет установлен в «О».

Процесс чтения второй ЭВМ может быть осуществлен путем передачи соответствующего кода адреса обращения по шине 36.

В этом случае дешифратор 18 выдает сигнал о разрешении чтения на элемент И 12 и с помощью регистра 1 будет последовательно считываться вся информация, записанная первой ЭВМ. После каждого такта считывания регистр 2 сбрасывается через элемент 8 задержки. Причем окончание режима обмена может быть инициировано так же, как и в случае режима записи либо самой ЭВМ, либо блоком 50.

Таким образом, за один цикл обращения к устройству может быть последовательно записан массив информации, объем которой не превосходит емкости ЗУ. Организация работы регистров записи и чтения такова, что возможна одновременная работа двух

ЭВМ, причем асинхронизация тактирующих сигналов будет отрабатываться обоими регистрами записи и чтения таким образом, что исключается порча информации и повторное ее считывание.

Формула изобретения

1. Устройство для сопряжения двух

ЭВМ с общей памятью, содержащее с первого по шестой регистры, первый, второй дешифраторы и первый, второй элементы

ИЛИ, причем выходы данных записи первой и второй ЭВМ подключены к информационным входам соответственно первого. и второго регистров, входы считанных данных первой и второй ЭВМ подключены к выходам соответственно третьего и четвертого регистров, выходы первого, второго элементов ИЛИ соединены с входами сброса соответственно пятого и шестого регистров, выходы которых подключены к первым входам соответственно первого и второго дешифраторов, отличающееся тем, что, с целью повышения быстродействия устройства за счет обеспечения возможности одновременной работы двух ЭВМ с памятью, в него введены блок формирования адресов, седьмой, восьмой регистры, с первого по восьмой элементы И и с первого по четвертый элементы задержки, причем первый, второй выходы адреса чтения и первый, второй выходы адреса записи блока формирования адресов подключены к одноименным входам общей памяти, с первого по четвертый выходы переполнения адресного поля блока формирования адресов подключены к первым входам соответственно с первого по четвертый элементов И, выходы и входы окончания цикла обмена первой и второй ЭВМ подключены соответственно к первым выходам и входам первого, второго элементов ИЛИ, информационные входы с пятого по восьмой регистров соединены соответственно с выходом адреса первой ЭВМ, с установочными выходами первой и второй ЭВМ и с выходом адреса второй ЭВМ, выходы седьмого, восьмого регистров подключены соответственно к вторым входам первого, второго дешифраторов, первые выходы которых соединены соответственно с входами готовности первой, второй

ЭВМ, второй выход первого дешифратора подключен к второму входу первого элемента

И и к первому входу пятого элемента И, второй выход второго дешифратора соединен с вторым входом второго элемента И и с первым входом шестого элемента И, третий выход первого дешифратора соединен с вторым входом третьего элемента И и с первым входом седьмого элемента И, третий выход второго дешифратора подключен к второму входу четвертого элемента И и к первому входу восьмого элемента И, вторые входы пятого и седьмого элементов И подключены к выходу синхронизации первой ЭВМ, вторые входы шестого и восьмого элементов И подключены к выходу синхронизации второй

ЭВМ, выходы первого и третьего элементов И подключены соответственно к второму, третьему входам первого элемента ИЛИ, выходы второго и четвертого элементов И подключены соответственно к второму, третьему

1256034

3733 Z

Фи2, j

3б 34 32 входам второго элемента ИЛИ, выходы с пятого по восьмой элементов И подключены к информационным входам с первого по четвер-тый блок формирования адресов и к входам с первого по четвертый элементов задержки, выходы которых подключены к входам синхронизации соответственно третьего, четвертого, первого- и второго регистров, выходы первого и второго регистров подключены к первому и второму входам данных заниси общей памяти, информационные входы третьего и четвертого регистров подключены к первому и второму выходам считанных данных общей памяти.

2. Устройство по п. 1, отличающееся тем, что блок формирования адресов содержит первый, второй кольцевые регистры адреса записи и первый, второй кольцевые регистры адреса чтения, причем с первого по четвертый информационые входы блока подключены соответственно к информационным входам первого, второго кольцевых регистров адреса чтения и к входам первого, второго кольцевых регистров адреса записи, первые выходы первого, второго кольцевых регистров чтения подключены к первому, второму выходам адреса чтения блока формирования адресов, первые выходы первого второго кольцевых регистров адреса записи подключены соответственно к первому, второму выходам адреса записи блока формирования адресов, вторые выходы первого, второго кольцевых регистров адреса чте10 ния и вторые выходы первого, второго кольцевых регистров адреса записи соединены соответственно с первого по четвертый выходами переполнения адресного поля блока, третьи выходы первого, второго кольцевых регистров адреса записи подключены соответственно к вторым входам второго и первого кольцевых регистров адреса чтения, третьи выходы первого, второго кольцевых регистров адреса чтения соединены соответственно со вторыми входами второго и первого кольцевых регистров адреса записи.!

256034!

256034

Составитель С. Бурухин

Редактор С. Патрушева Техред И. Верес Корректор А. Обручар

За каз 4825/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4